Chapter 08 플립플롭(Flip-Flop · 2016. 10. 31. ·...

Chapter 08

플립플롭(Flip-Flop)

한국기술교육대학교 전기전자통신공학부 - 2 -

1. Basic 플립플롭

v 플립플롭(flip-flop)과 래치(latch)는 두 개의 안정된(bi-stable) 상태 중 하나를 가지는 1비트 기억소자

v 플립플롭과 래치도 게이트로 구성되지만 조합논리회로와 달리 궤환(feedback)이 있다.

v 래치 회로는 플립플롭과 유사한 기능을 수행

v 출력 Q와 반전 출력 Q를 가진다.

v 순차회로의 상태를 기억하는 메모리 소자로 사용된다.

⊙ 기본 래치회로

NOR 래치회로 NAND 래치회로


1. NOR 게이트로 구성된 S-R 래치

(1) , Hold 상태

S R Q(t+1), 상태

0 00 11 01 1

Q(t), hold0, reset1, setinvalid, 금지

진리표

QR

S G2

G1

Q

0

10

0

0

1QR

S G2

G1

Q

0

00

1

1

0

출력은 이전 상태 유지

0,0 == RS


(2) 일 때

(4) 일 때

QR

S G2

G1

Q

1

10

0

0

1QR

S G2

G1

Q

0

01

1

1

0

QR

S G2

G1

Q

1

01

0

0

0

출력 : Q =0, reset 상태 Q =1, set 상태

(3) 일 때

Q =0, 금지상태0=Q

1,0 == RS 0,1 == RS

1,1 == RS


예제 8-1 아래 그림과 같은 파형을 NOR 게이트 S-R 래치회로에 인가하였을

때, 출력 Q 의 파형을 그려 보아라. 단, Q 는 0으로 초기화되어 있으며,

게이트에서의 전파지연은 없는 것으로 가정한다.

S

R

1 2 3 4 5 6 7 8 9

Q

시 간


2. NAND 게이트로 구성된 S-R 래치

(1)

(2) (3)

S R Q(t+1)0 00 11 01 1

invalid, 금지1 , set0, resetQ(t), hold

QS

R Q

0

10

1

1

1G1

G2

진리표

0,0 == RS

출력 : 금지 상태 ( )1,1 == QQ

1,0 == RS

QS

R Q

0

01

1

1

0G1

G2

0,1 == RS

출력 : Q =0, reset출력 : Q =1, set

QS

R Q

1

10

0

0

1G1

G2


(4) 일 때

QS

R Q

1

11

0

0

1G1

G2

QS

R Q

1

01

1

1

0G1

G2

1,1 == RS

출력은 이전 상태 유지

예제 8-2 아래 그림과 같은 파형을 NAND 게이트 S-R 래치회로에 인가하였을때, 출력 Q 의 파형을 그려 보아라. 단, Q 는 0으로 초기화되어 있으며, 게이트에서의 전파지연은 없는 것으로 가정한다.

S

R

Q


S-R 래치의 응용 예

v 래치 : 기계적인 스위치에서 일어나는 접점(contact)의 바운싱(bouncing) 영향을 제거하는데 사용 ß 디바운싱 (debouncing)

v 바운싱 : 기계적인 스위치 내부에 존재하는 스프링의 탄성과 접점 면의 불균

일성 때문에 스위치를 개폐하는 경우 여러 번 붙었다가 떨어지는 현상

스위치 회로

이상적인 출력

실제의 출력

래치를 부가한 스위치 회로

래치가 없을 때의 출력(Q)

래치가 있을 때의 출력(Q)


2. S-R 플립플롭1. 클록형 S-R 플립플롭

v 클록형 S-R 플립플롭의 동작상태

• CP=0인 경우에는 S와 R의 입력에 관계없이 앞단의 AND 게이트 G3과G4의 출력이 항상 0이므로 플립플롭의 출력은 불변.

• CP=1인 경우에는 S와 R의 입력이 회로 후단의 NOR 게이트 G1과 G2의입력으로 전달되어 앞에서 설명한 S-R 래치와 같은 동작을 수행.

QR

SG2

G1

Q

G3

G4

CP

S

CP

R

Q

Q

CP=0이면 동작하지 않음


CP S R Q(t+1)

1 0 0 Q(t)1 0 1 0

1 1 0 1

1 1 1 금지

클록형 S-R 플립플롭의 진리표

Q(t) S R Q(t+1)0 0 0 0

0 0 1 0

0 1 0 1

0 1 1 금지

1 0 0 1

1 0 1 0

1 1 0 1

1 1 1 금지

X 1

1 X 1

QSR

00 01 11 100

1

0,)1( =+=+ SRQRStQ

S-R 플립플롭의 특성표

F/F 특성 방정식(characteristic equation)

0 10001

10

01

0010S R

S-R 플립플롭의 상태도


QS

RQ

CP

S

CP

R

Q

Q

q 클록형 S-R 플립플롭(NAND형)

예제 8-3 다음 그림과 같은 파형을 클록형 S-R 플립플롭에 인가하였을 때, 출력 Q의 파형을 그려 보아라. 단, Q는 0으로 초기화되어 있으며, 게이트에서의 전파지연은 없는 것으로 가정한다.

S

R

Q

CP


2. 에지 트리거 S-R 플립플롭

v 클록형 S-R 플립플롭은 궤환(feedback)이 존재하는 회로이고 클록펄스가 1인 상태에서 모든 동작이 수행된다.

v 플립플롭의 동작시간보다도 클록펄스의 지속시간이 길면 플립플롭은 여러 번의 동작이 수행될 수 있다.

v 에지 트리거(edge trigger) 이용

v 트리거 종류

• 레벨(level) 트리거, 에지(edge) 트리거

트리거(trigger):입력신호의 순간

적인 변화

플립플롭 : 에지 트리거를 하는 것.래치 : 레벨 트리거를 하거나 클록을 사용하지 않는 것. 그러나 총괄해서 플립플롭으로 부르기도 한다.


q 에지 트리거링

v S와 R 입력을 동기입력(synchronous input)이라 함.

0

1

상승 에지(positive edge)

하강 에지(negative edge)

QR

SQ

CP펄스전이검출기

CP

CP

XF

X

F

펄스 전이 검출기 회로에지 트리거 S-R 플립플롭


q 에지 트리거 S-R 플립플롭의 논리기호와 특성표

S R CP Q(t+1)0 0 Q(t)

0 1 0

1 0 1

1 1 금지

상승 에지 트리거 S-R 플립플롭

S R CP Q(t+1)0 0 ¯ Q(t)

0 1 ¯ 0

1 0 ¯ 1

1 1 ¯ 금지하강 에지 트리거 S-R 플립플롭


CP

t1 t2 t3 t4 t5 t6

S

R

Q

예제 8-4 아래 그림과 같은 파형을 상승에지 S-R 플립플롭에 인가하였을 때, 출력 Q의 파형을 그려 보아라. 단, Q는 0으로 초기화되어 있으며, 게이트에서의 전파지연은 없는 것으로 가정한다.


3. 주종형(master-slave) S-R 플립플롭

- 에지트리거 동작

YQ =QS

RQ

CP

Master Slave

Y

Y

S

CP

R

Y

Q

CP=0 주 F/F은 CP=0이므로 동작하지 않음.

종 F/F은 동작하여 Q=Y ,CP=1 주 F/F에 외부의 R과 S 입력이 전달종 F/F은 동작하지 않음.

주종형 S-R 플립플롭의 파형도


예제 8-5 그림과 같은 파형을 주종형 S-R 플립플롭에 인가하였을 때, 출력 Q의파형을 그려 보아라. 단, Q는 0으로 초기화되어 있으며, 게이트에서의전파지연은 없는 것으로 가정한다.

S

R

Y

CP

t1 t2 t3 t4 t6t5 t7 t8

Q


3. D 플립플롭

1. 클록형 D 플립플롭

v 입력신호 D가 CP에 동기되어 그대로 출력에 전달되는 특성을 가지고 있음

v D는 데이터(Data)를 전달, 또는 지연(Delay)의 의미

D

CP

Q

Q

QD

Q

G3

G4

CP

G2

G1

G5

동작

v CP=1, D=1이면 G3의 출력은 0, G4의 출력은 1이 된다. 따라서NAND 게이트로 구성된 S-R 래치의 입력은 S=0, R=1이 되므로Q=1

v CP=1, D=0이면 G3의 출력은 1, G4의 출력은 0이 된다. 따라서 S-R 래치의 입력은 S=1, R=0이 되므로 Q=0


CP D Q(t) Q(t+1) 동작설명

0 x 0 0 Hold

0 x 1 1 Hold

1 0 0 0 Reset

1 0 1 0 Reset

1 1 0 1 Set

1 1 1 1 Set

D 플립플롭의 특성표

1

1

QD

0 10

1

DtQ =+ )1(특성 방정식(characteristic equation)

0 10

1

0

1D

D 플립플롭의 상태도

예제 8-6 아래 그림과 같은 파형을 클록형 D 플립플롭에 인가하였을 때, 출력Q의 파형을 그려 보아라. 단, Q는 1로 초기화되어 있으며, 게이트에서의 전파지연은 없는 것으로 가정한다.

CP

D

Q

1 2 3 4 5 6 7 8 9시 간 10 11 12 13 14 15


2. 에지 트리거 D 플립플롭

v 클록형 D 플립플롭의 클록펄스 입력에 펄스 전이 검출기를 추가하여 구성

D

CP

Q

Q

D

CP

Q

Q

D CP Q(t+1)

0 0

1 1

D CP Q(t+1)

0 ¯ 0

1 ¯ 1

상승 에지 트리거 D 플립플롭의 논리기호 및 진리표

하강 에지 트리거 D 플립플롭의 논리기호 및 진리표


예제 8-7 다음과 같이 파형의 신호가 레벨 트리거, 상승에지 트리거 그리고 하강에지 트리거를 하는 D 플립플롭으로 입력되는 경우 출력 파형을 그리시오. 단, 출력 Q는 0으로 초기화되어 있으며, 게이트에서의 전파지

연은 없는 것으로 가정한다.

D

레벨 트리거Q

CP

t1 t2 t3 t4 t5 t6 t7 t8 t9

상승에지 트리거Q

하강에지 트리거Q


q 7474(Dual 상승 에지 트리거 D 플립플롭)

v 과 은 active low이며 =0이면 입력 D나 CP에 관계없이 Q=1로되고 또한 =0이면 D나 CP에 관계없이 Q=0이 된다.PR CLR PR

CLR

7474의 핀 배치도


3. 주종형 D 플립플롭

v Master 플립플롭의 클록입력은 클록펄스가 그대로 입력되고, Slave 플립플롭 부분의 클록입력에는 반전된 클록펄스가 입력되도록 구성

CP=0 : Slave 플립플롭은 동작하여 Q=Y,

Master 플립플롭은 CP=0이므로 동작하지 않음.

CP=1 : 외부의 D 입력이 Master 플립플롭에 전달

Slave 플립플롭은 동작하지 않음.

QD

Q

CP

Master Slave

Y

Y


4. J-K 플립플롭

q J-K 플립플롭

v J-K F/F은 S-R F/F의 S=1, R=1인 금지상태에서도 동작하도록 개선한 회로

v J-K F/F의 J는 S(set)에, K는 R(reset)에 대응하는 입력

v J=1, K=1인 경우 J-K F/F의 출력은 이전 출력의 보수 상태로 변화, toggle

J

CP

K

Q

Q

CP J K Q(t+1)1 0 0 Q(t), hold1 0 1 0, reset

1 1 0 1, set

1 1 1 , toggle

J-K 플립플롭의 진리표

)(tQ

QJ

K Q

CP


Q(t) J K Q(t+1)0 0 0 00 0 1 00 1 0 10 1 1 11 0 0 11 0 1 01 1 0 11 1 1 0

QKQJtQ +=+ )1(

J-K 플립플롭 특성표

특성 방정식

1 1

1 1

QJK

00 01 11 100

10 100

010010J K

0111

1011

J-K 플립플롭 상태도

예제 8-9 아래 그림과 같은 파형을 클록형 J-K 플립플롭에 인가하였을 때, 출력Q의 파형을 그려 보아라. 단, Q는 0으로 초기화되어 있으며, 게이트에

서의 전파지연은 없는 것으로 가정한다.

1 2 3 4 5 6 7 8시 간

J

K

Q

CP9


q 에지 트리거 J-K 플립플롭의 논리기호와 특성표

J K CP Q(t+1)

0 0 Q(t), hold

0 1 0, reset

1 0 1, set

1 1 , toggle

상승 에지 트리거 J-K 플립플롭

J K CP Q(t+1)

0 0 ¯ Q(t)

0 1 ¯ 0

1 0 ¯ 1

1 1 ¯하강 에지 트리거 J-K 플립플롭

J

CP

K

Q

Q

J

CP

K

Q

Q

)(tQ

)(tQ


예제 8-10 아래 그림과 같은 파형을 상승에지 J-K 플립플롭에 인가하였을 때, 출력 Q의 파형을 그려 보아라. 단, Q는 1로 초기화되어 있으며, 게이트에서의 전파지연은 없는 것으로 가정한다.

J

K

Q

CP

t1 t2 t3 t4 t6t5


q주종형 J-K 플립플롭

v Master 플립플롭의 클록입력은 클록펄스가 그대로 입력되고, Slave 플립플롭 부분의 클록입력에는 반전된 클록펄스가 입력되도록 구성

CP=0 : Slave 플립플롭은 동작하여 Q=Y,

Master 플립플롭은 CP=0이므로 동작하지 않음.

CP=1 : 외부의 J와 K 입력이 Master 플립플롭에 전달

Slave 플립플롭은 동작하지 않음.

QJ

K Q

CP

Master Slave

Y

Y


q 7476(Dual 하강에지 트리거 주종형 J-K 플립플롭)

v 카운터 등에서 가장 널리 쓰이는 하강에지 트리거 주종형 J-K 플립플롭이

며, 2개가 하나의 패키지 안에 들어있다. 7474와 마찬가지로 비동기 입력

인 과 단자가 있다.PR CLR

7476의 핀 배치도


5. T 플립플롭q T 플립플롭

v J-K F/F의 J와 K 입력을 묶어서 하나의 입력신호 T로 동작

v J-K F/F 동작 중에서 입력이 모두 0 (hold)이거나 1 (toggle)인 경우만 이용

v T 플립플롭의 입력 T=0이면, J=0, K=0와 같으므로, Q는 hold,

T=1이면, J=1, K=1과 같으므로, Q는 toggle 상태

QT

Q

CP

T

CP

Q

Q

CP T Q(t+1)1 0 Q(t)1 1

T 플립플롭 특성표

)(tQ


Q(t) T Q(t+1)0 0 00 1 11 0 11 1 0

T 플립플롭 특성표

QTQTtQ +=+ )1(

특성 방정식1

1

QT

0 10

1

0 10

1

1

0T

T 플립플롭 상태도

T

Q

CP

t1 t2 t3 t4

T 플립플롭의 입출력 파형


q 에지 트리거 T 플립플롭

v 클록형 T 플립플롭의 클록펄스 입력에 펄스 전이 검출기를 추가하여 구성

T CP Q(t+1)

0 Q(t)

1

T CP Q(t+1)

0 ¯ Q(t)

1 ¯

상승 에지 트리거 T 플립플롭

하강 에지 트리거 T 플립플롭

T

CP

Q

Q

T

CP

Q

Q

)(tQ

)(tQ

v 에지 트리거 T 플립플롭은 T 입력은 논리 1 상태로 고정하고 CP에 클록펄스를 트리거 입력으로 사용하기도 한다. 이 경우 T-F/F은 펄스가 들어올 때마다 상태가 토글된다. ß binary 카운터 회로에 사용

T

Q

QQ

T


q T 플립플롭 회로 구성

J

CP

K

Q

Q

+VCC

T

D 플립플롭 이용 J-K 플립플롭 이용

D

CP

Q

QT

예제 8-13 아래 그림과 같은 파형을 클록형 T 플립플롭에 인가하였을 때, 출력Q의 파형을 그려 보아라. 단, Q는 0으로 초기화되어 있으며, 게이트에서의 전파지연은 없는 것으로 가정한다.

J

CP

K

Q

Q

T

EN T

EN

Q


6. 비동기 입력

v 대부분의 플립플롭은 클록펄스에 의해서 플립플롭의 상태를 변화시킬 수있는 동기입력이 있고, 클록펄스와 관계없이 비동기적으로 변화시킬 수 있는 비동기 입력인 preset( ) 입력과 clear( ) 입력이 있다.

v 비동기 입력들은 플립플롭의 초기조건 결정 등에 사용

PR CLR

J

CP

K

Q

Q

PR

CLR

CP J K Q

0 1 ´ ´ ´ 1 01 0 ´ ´ ´ 0 11 1 ¯ 0 0 변화 없음

1 1 ¯ 0 1 0 11 1 ¯ 1 0 1 01 1 ¯ 1 1 toggle

PR CLR Q

J-K플립플롭의 블록도와 진리표(비동기 입력을 가진 에지 트리거링)

Active low

QJ

K Q

CP

PR

CLR


예제 8-14 다음 그림과 같이 하강에지 J-K 플립플롭의 J와 K 입력을 논리 1로하고, 과 입력에 그림의 파형을 인가하였을 때, 출력 Q의 파형을 그려 보아라. 단, Q는 0으로 초기화되어 있으며, 게이트에

서의 전파지연은 없는 것으로 가정한다.

PR CLR

J

CP

K

Q

Q

1 PR

CLR


7. 플립플롭의 동작 특성

1. 전파지연시간(Propagation Delay Time)

v 입력 신호가 가해진 후 출력에 변화가 일어날 때까지의 시간 간격

50%

tPLH

50%

CP

Q

tPHL

50%

50%

CP

Q

클록펄스의 전파지연시간


2. Set up Time

v CP의 상승(하강)에지 천이 전에 입력값은 일정 시간 (set up) 동안 유지해야 함.

3. Hold Time

v CP의 에지 천이후 입력 값이 유지해야 하는 일정한 시간

50%

ts(H)

50%CP

D50%

ts(L)

50%CP

D

50%

th(H)

50%

CP

D

50%

th(L)

50%

CP

D


3. 최대 클럭 주파수 : fmaxv 플립플롭의 동작속도를 결정

v 플립플롭이 안전하게 동작할수 있는 최대 주파수

v 항상 fmax 이하에서 동작시켜야 한다.

4. 플립플롭의 특성 비교Parameter

(Times in ns)

TTL CMOS

7474 74LS112 74C74 74HC112

ts(set-up) 20 20 60 25

th(hold) 5 0 0 0

tPHL(from CLK to Q) 40 24 200 31

tPLH(from CLK to Q) 25 16 200 31

tPHL(from to Q) 40 24 225 41

tPLH(from to Q) 25 16 225 41

tW(L)(CLK LOW time) 37 15 100 25

tW(H)(CLK HIGH time) 30 20 100 25

tW(L)(at or ) 30 15 60 25

fMAX(in MHz) 15 30 5 20

PRCLR

CLR PR


v 기본적으로 두 개의 인버터(inverter)로 구성되어 있고 각각의 출력을 궤환(feedback)시켜서 서로 상대 인버터를 입력으로 한다.

v 이와 같은 형태의 인버터는 한쪽 인버터의 출력이 0이면 다른 한쪽 인버터의 출력은 반드시 1이어서 동시에 같은 상태에 있을 수는 없다.

v 멀티바이브레이터(Multivibrator, MV)는 디지털 시스템에서 2진수를 저장하고, 펄스 수를 세며, 연산을 동기화, 클럭 생성등의 기능 수행

v 구성에 따른 멀티바이브레이터의 종류

• 무안정 멀티바이브레이터(astable MV, 구형파 발진기)• 단안정 멀티바이브레이터(monostable MV, 혹은 one-shot MV)• 쌍안정 멀티바이브레이터(bistable MV, 플립플롭과 같음)

8. 멀티바이브레이터


1. 무안정 멀티바이브레이터

v 무안정(또는 비안정, 불안정) MV는 불안정한 두 가지 상태 High 또는 Low

상태를 가지며, 한 쪽 상태에 머무르지 못하고 두 상태를 교대로 변화하는

일종의 발진기(oscillator)

v 외부 입력 없이 스스로 주기적인 구형파 발생

q NOT 게이트를 이용한 무안정 MV 회로

RCf 455.0=

회로도 출력파형

발진 주파수 :


q 슈미트 트리거를 이용한 무안정 MV 회로

v 슈미트 트리거(Schmitt trigger)는 단안정 MV로 사용 가능

v 입출력 특성곡선의 Hysteresis에 의한 발진 생성

v 구형파가 아닌 입력이 들어오더라도 구형파 출력을 얻을 수 있음.

핀 배치도입출력 특성곡선

VT- VT+

VT+ 상승 임계전압, UTL

VT- 하강 임계전압, LTL

슈미트 트리거의 입출력 파형


q 무안정 MV로 동작하는 타이머 555

v 타이머 555는 구형파 발생 및 단안정 MV로서 널리 사용

타이머 555를 이용한 구형파 발생기

CRtCRRt BBA 693.0,)(693.0 21 =+=

주파수 :CRRT

fBA )2(

43.11+

==

%1002

21

11 ´++

=+

==BA

BA

RRRR

ttt

Ttcycleduty


555 타이머가 [그림 8-68]과 같이 무안정 MV로 동작하는 경우 출력파형의 주파수와 듀티사이클을 구하여라.

단, , , 라고 가정한다.

풀이

W= k2.2AR W= k100BR F001.0 m=C

kHz07.710001.0)101002102.2(

43.1)2(

43.1633 =

´´´´+´=

+=

-CRRf

BA

%5.50%100101002102.2

10100102.2%1002

33

33=´

´´+´´+´

=´++

=BA

BA

RRRRCycleDuty

AB RR >> 이므로 듀티 사이클이 약 50%임을 알 수 있다.

예제 8-16


2. 단안정 멀티바이브레이터

v 단안정(one-shot) MV는 입력에 트리거 신호(짧은 펄스)가 가해질 때마다

일정한 폭을 갖는 하나의 구형 펄스를 발생시키는 회로

v 트리거 신호에 의하여 일단 준 안정상태(quasi-stable)를 유지하다가 곧 안

정된 상태로 복귀

v 단안정 MV의 종류

w retriggerable 단안정 회로(74122, 74123)

w non-retriggerable 단안정 회로(74121, 74221)

단안정 멀티바이브레이터 동작 개념도


q IC 74121 - non-retriggerable 단안정 MV

상승에지 트리거링 하강에지 트리거링

회로

출력 펄스의 폭 :

RCtw 69.0=

W<<W k40k4.1 R

pF10000 << C

Function table논리도 및 핀


74121을 사용하여 약 89㎳의 펄스 폭을 가진 상승에지 트리거링원샷 MV를 설계하여라.

임의로 를 선택하고 필요한 콘덴서의 용량을 구하면,W= k39R

F3.3103969.0

108969.0 3

3m=

´´´

==-

RtC w

이다. 따라서 완성된 회로와 출력파형은 다음과 같다.

예제 8-18


q IC 74123 – 한 IC 내에 2개의 retriggerable 단안정 MV

상승에지 트리거링 하강에지 트리거링

출력 펄스의 폭 :

÷øö

çèæ +=

RRCtw

7.0128.0

pF1000>C논리도 (1/2)

동작표


q 단안정 MV로 동작하는 타이머 555

v 타이머 555는 non-retriggerable 단안정 MV 사용 가능

입력 클럭신호의 주기출력 펄스의 폭 :

CRt Aw 1.1@

위회로에서 2번 핀인 트리거 단자로 10KHz 클럭이 입력된다고 가정한다. 이 경우 출력파형을 그려라. 여기서 , 이다.

입력클럭 주기 :

출력펄스 폭 :

출력파형 : 트리거 입력의

하강에지에서 동작

W= k7.4AR F002.0 m=Cs

fTCLK m100

101011

3 =´==

sCRt Aw m34.1010002.0107.41.11.1 63 =´´´´=@ -

예제 8-19

Chapter 08 플립플롭(Flip-Flop · 2016. 10. 31. ·...

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