Tema 2 Nivel de Enlace
Computer Networking: A Top Down Approach 6th edition Jim Kurose, Keith Ross Addison-Wesley March 2012
Link Layer 2-1
Curso
Comunicacin de Datos y Redes de Computadores
Profesor: Diego Aracena Pizarro
5: Capa de Enlace de Datos 5a-2
Nivel de Enlace de Datos
Nuestras metas: comprender los principios
detrs de los servicios de la capa de enlace de datos: Deteccin de error,
correccin Compartir un canal de
emisin: de acceso multiple Direccionamiento de la capa
de enlace Transferencia de datos
confiable, flujo de control: done!
Implementacin e iniciacin de varias capas de enlace tecnolgicas
Resumen: Servicio de la capa de enlace Deteccin de errores Protocolos de acceso mltiple y
LANs Direccionamiento de la capa de
enlace, ARP Tecnologas especficas de la capa
de enlace: Ethernet hubs, puentes, switches VLANS
Data Center networking
Link Layer 2-3
Nivel de Enlaces: introduccin
terminologa: hosts y routers: nodos Canales de communicacin que
conectan nodos adyacentes a lo largo del camino de comunicacin: links Enlaces cableados Enlaces inalambricos LANs
Paquetes nivel-2 : frame, datagramas encapsulados
El Nivel data-link tiene la responsabilidad transferir datagramas desde un nodo A nodo fsicamente adyacente sobre un enlace
global ISP
Link Layer 2-4
Nivel de Enlaces: contexto
Los datagramas se transfieren por diferentes protocolos de enlaces sobre diferentes enlaces:
e.d., Ethernet como primer enlace, frame relay como enlace intermediario, 802.11 como enlace final
cada protocolo de enlace entrega diferentes servicios
e.d., puede o no puede entregar rdt sobre el enlace
Analoga de transporte : Un viaje de Princeton a Lausanne
limo: Princeton a JFK
avin: JFK a Geneva
tren: Geneva a Lausanne
turista = datagram
Segmento de transporte = enlace de comunicacin
Modo transporte = protocol de nivel de enlace
Agente de viaje = algorithmos de ruteo
Link Layer 2-5
Donde est el nivel de enlaces?
En cada host
El nivel de enlaces implementado en el adaptador (aka network interface card NIC) o en un chip
Tarjeta Ethernet, 802.11; Ethernet chipset
Tambin est el nivel fsico
Se comunica al host por el sistema de buses
Combinacin de hardware, software, firmware
controller
physical
transmission
cpu memory
host
bus
(e.g., PCI)
network adapter
card
application
transport
network
link
link
physical
Link Layer 2-6
Adaptors communicating
Lado envo:
encapsula datagramas en frame
Agrega chequeo de error, rdt, control de flujo, etc.
Lado receptor Observa los errores, rdt,
control de flujo, etc extrae datagramas, los pasa al
nivel superior en el lado receptor
controller controller
sending host receiving host
datagram datagram
datagram
frame
5: Capa de Enlace de Datos 5a-7
Capa de Enlace: ubicando el contexto
5: Capa de Enlace de Datos 5a-8
Capa de Enlace: ubicando el contexto
Dos dispositivos fsicamente conectados: host-router, router-router, host-host
unidad de informacin: frame
aplicacin
transporte
red
enlace
fsica
red
enlace
fisica
M
M
M
M
H t
H t H n
H t H n H l M H t H n H l
frame Enlace fsico
Protocolo
Enlace de datos
Tarjeta adaptadora
5: Capa de Enlace de Datos 5a-9
Servicios de la capa de enlace
Framing, acceso al enlace: Infograma encapsulado en un frame, agregar encabezado, trailer.
implementar el canal de acceso si se comparte el medio.
direccin fsica MAC usados por el encabezado del frame para identificar la fuente, destinos
diferentes de la direccin IP!
Entrega confiable entre dos dispositivos fsicamente
conectados: Se aprender protocolos bsicos de transmisin
raramente usado en errores de enlace de bajo bit (fibra)
Enlaces inalmbricos: velocidades de error alta
P: por qu ambas: confiabilidad nivel-enlace y end-end?
5: Capa de Enlace de Datos 5a-10
Servicios de la capa de enlace (ms)
Control de flujo: espaciado entre el emisor y el receptor
Deteccin de Error: errores causados por la atenuacin de la seal, el
ruido.
El receptor detecta la presencia de errores: Le indica al emisor para la retrasmisin o cada del
frame
Correccin de Error: El receptor identifica y corrige error(es) de bit sin
recurrir a la retransmisin
5: Capa de Enlace de Datos 5a-11
Capa de Enlace: Implementacin
implementado en el adaptador
e.j., tarjeta PCMCIA, Ethernet
tpicamente incluidas: RAM, chips DSP, host bus interface, y link interface
aplicacin
transporte
red
enlace
fsica
red
enlace
fsica
M
M
M
M
H t
H t H n
H t H n H l M H t H n H l
frame Enlace fsico
Protocolo
Enlace de Datos
Tarjeta adaptadora
5: Capa de Enlace de Datos 5a-12
Deteccin de Error EDC= Deteccin de Error y Correccin de bits (redundancia)
D = Datos protegidos por chequeo de error, puede incluir campos de
encabezado
Deteccin de error no confiable al 100%!
el protocolo puede que se le escapen algunos errores, pero raramente
campos EDC ms grandes, mejor deteccin y correcin
5: Capa de Enlace de Datos 5a-13
Chequeo de Paridad Paridad de un
nico Bit: Detecta errores de un
nico bit
Paridad de Bit bidimensional: Detecta y corrige errores de nico bit
0 0
5: Capa de Enlace de Datos 5a-14
Chequeo Internet
Emisor: trate los contenidos del
segmento como secuencias de enteros de 16-bit
chequeo: suma (1s suma complementaria) de contenidos segmentados
emisor pone el valor del chequeo en el campo de chequeo del PDU
Receptor:
Computa el chequeo del segmento recibido
Verifique si el chequeo computado se iguala con el valor del campo de chequeo:
NO - error detectado
SI - no error detectado. Pero puede que haya de todas formas? Ms tarde .
Objetivo: detecta errores (e.j., bits invertidos) en segmentos transmitidos (nota: usados en el transporte de capas solamente)
5: Capa de Enlace de Datos 5a-15
Chequeo: Chequeo de redundancia Cclica
Vea los bits de data, D, como un nmero binario
Seleccione el patrn bit r+1 (generador), G
meta: seleccione los bits r CRC, R, tales como
exactamente divisible por G (modulo 2)
El receptor conoce G, divide por G. Si existe un remanente no-zero: error detectado!
puede detectar todos los errores menores a r+1 bits
ampliamente usado en prcticas (ATM, HDCL)
5: Capa de Enlace de Datos 5a-16
CRC Ejemplo
Se quiere:
D.2r XOR R = nG
equivalentemente:
D.2r = nG XOR R
equivalentemente :
Si dividimos D.2r por G, queremos el resto R
R = resto [ ] D.2r
G
5: Capa de Enlace de Datos 5a-17
5: Capa de Enlace de Datos 5a-18
Comunicacin Paralela y Serial
Comunicacin Asincrnica
Esquema de chequeo de error
Figure 1.15 Asynchronous transmission: (a) principle of operation
Figure 1.15 Asynchronous transmission: (b) timing principles
Figure 1.16 Examples of three different receiver clock rate ratios: (a) 1
Figure 1.14 The ASCII character set
Figure 1.17 Frame synchronization with different frame contents: (b) string of bytes
Figure 1.18 Alternative bit/clock synchronization methods with synchronous
transmission: (a) clock encoding
Figure 1.18 Alternative bit/clock synchronization methods with synchronous
transmission: (b) digital phase-lock-loop (DPLL)
Figure 1.19 Synchronous transmission clock encoding methods: (a) Manchester;
(b) differential Manchester
Otro esquemas de codificacin fsica
Figure 1.20 DPLL operation: (a) bit encoding; (b) circuit schematic
Figure 1.20 DPLL operation: (c) in phase
Figure 1.20 DPLL operation: (d) clock adjustment rules
El uso de un bit de start y de uno o ms bits de stop adicionales por cada
carcter o byte significa que la transmisin asncrona es relativamente
ineficiente.
Adems, el mtodo de sincronizacin de bits usado en este tipo de transmisin
se vuelve cada vez menos fiable a medida que aumenta la tasa de bit.
Estos problemas se solucionan habitualmente usando transmisin sncrona.
La diferencia fundamental entre ambas tcnicas de sincronizacin consiste en
que con la transmisin asncrona el reloj del receptor oscila
asncronamente con respecto a la seal entrante, mientras que en la
transmisin sncrona el reloj del receptor opera en sincronismo con dicha
seal.
En la prctica existen dos tcnicas para el control de la transmisin sncrona: la
orientada al carcter y la orientada al bit.
Comunicacin Sncrona
En la transmisin sncrona no se utilizan los bits start y stop. En este caso se
transmite cada trama como una secuencia contigua de dgitos binarios.
El receptor consigue la sincronizacin de bits:
Incorporando la informacin de reloj en la seal transmitida, con lo que puede ser subsecuentemente extrada por el receptor; o
el receptor utiliza un reloj local, que se mantiene sincronizado con la seal recibida mediante un dispositivo conocido como DPLL Bucle de Enganche de Fase Digital.
Comunicacin Sncrona (bit)
Figura - Mtodos alternativos de sincronizacin de bit o reloj para transmisin
sncrona: (a) codificacin del reloj.
Comunicacin Sncrona - bit
Figura - Mtodos alternativos de sincronizacin de bit o reloj para transmisin
sncrona: (b) bucle de enganche de fase digital.
Comunicacin Sncrona
Figura - Mtodos de codificacin del reloj para transmisin sncrona:
(a) Manchester: cada bit se codifica como una seal baja-alta (1 binario)
o alta-baja (0 binario), ambas ocupando un nico periodo de bit.
Por tanto, existe siempre una transicin (alta-baja o baja-alta) en el centro de cada
periodo de bit. Esta transiscin es la que utiliza el circuito de extraccin de reloj
para producir un pulso de reloj que luego se retrasa hasta el centro de la segunda
mitad del periodo de bit.
Figura - Mtodos de codificacin del reloj para transmisin sncrona:
(b) Manchester diferencial: se diferencia de la codificacin Manchester en
que aunque sigue existiendo una transicin en el centro de cada
periodo de bit, tan solo aparece transicin al principio del bit si el
siguiente bit que se codifica es 0.
Figura - Operacin DPLL:
(a) bit de decodificacin
El patrn de bits que se va a transmitir se codifica primero de forma diferencial. La
seal codificada resultante se denomina forma de onda Sin Retorno a Cero
Invertida (NRZI).
Con NRZI el nivel de la seal (1 0) no cambia cuando se transmite un 1 binario,
mientras que si ocasiona un cambio, un 0 binario.
Comunicacin Sncrona
Figura - Operacin del DPLL:
(b) esquema del circuito.
El circuito usado para mantener el sincronismo de bit se denomina Bucle de
Enganche de Fase Digital.
AL DPLL se conecta un oscilador controlado por un cristal, capaz de mantener su
frecuencia lo suficientemente constante como para slo requerir muy pequeos
ajustes, a intervalos irregulares. Normalmente, la frecuencia del reloj es de 32 bit
usada en el enlace de datos, y de ella deriva el DPLLL los intervalos de tiempo
entre muestreos de la secuencia de bits recibida.
Comunicacin Sncrona
Figura - Operacin del DPLL:
(c) en fase
Comunicacin Sncrona
Figura - Operacin del DPLL:
(d) reglas de ajustes del reloj.
Puede deducirse:
1. Que con una codificacin NRZI la mxima tasa a la que se
producen cambios de polarizacin de la seal codificada es la
mitad que con una codificacin Manchester.
2. Si el periodo de bit es T, con una codificacin NRZI la tasa mxima
sera de 1/T, mientras que con una codificacin Manchester sera
de 2/T. Esta tasa mxima de cambio se conoce como Tasa o
Frecuencia de Modulacin.
Comunicacin Sncrona
Puede deducirse:
3. La componente ms alta de la frecuencia fundamental de cada una
de dichas tcnicas ser 1/T y 2/T, respectivamente. Esto quiere
decir que, para la misma tasa de datos, una codificacin
Manchester requiere el doble de ancho de banda de transmisin
que una seal codificada NRZI, es decir, cuanto mayor sea la
frecuencia de modulacin, mayor ancho de banda se requiere.
4. Las codificaciones Manchester y Manchester Diferencial se utilizan
frecuentemente en aplicaciones como LANs. Por el contrario, en
redes RDSI () el cable par trenzado se emplea a menudo con tasas
de bit relativamente elevadas, sobre distancias de varios km. por
tanto se usan con preferencia tcnicas de codificacin del tipo NRZI
en las que cada bit se representa mediante un nico pulso.
Comunicacin Sncrona
Se usa principalmente para transmitir bloques de caracteres, tal como
ficheros ASCII.
Para conseguirlo, el transmisor aade dos o ms caracteres de control de
transmisin conocidos como caracteres de Espera Sncrona o SYN
(synchronous idle).
Estos caracteres de control tienen dos funciones:
1. Permitir que el receptor consiga (o mantenga) la sincronizacin de bit.
2. Una vez que se ha logrado esto permiten que el receptor comience a
interpretar la secuencia de bits recibida delimitando correctamente las
fronteras entre caracteres.
A esto se le conoce como Sincronizacin de Carcter.
Comunicacin Sncrona Transmisin orientada a carcter
Figura - Transmisin sncrona orientada al carcter:
(a) formato de trama.
Comunicacin Sncrona
Figura - Transmisin sncrona orientada al carcter:
(b) sincronizacin de caracter.
Figura - Transmisin sncrona orientada al carcter:
(c) transparencia de datos (relleno de caracteres).
Figura (a) Estructura de trama.
Se diferencia de la anterior principalmente en la forma en la que se sealan el
comienzo y final de cada trama.
El comienzo y el final de una trama se marcan mediante el mismo y nico
patrn de 8 bits 01111110, conocido como byte o patrn de indicacin, o
simplemente flag.
Se usa el termino orientada al bit porque la secuencia de bits recibida es
examinada por el receptor bit a bit, tanto mientras busca el flag de comienzo de
trama como durante la recepcin de su contenido en busca del flag de final de
trama.
Comunicacin sncrona - Transmisin orientada
al bit
Figura - (b) ubicacin del circuito de insercin de bits cero.
Para permitir que el receptor consiga y mantenga el sincronismo de bit, el
transmisor enva una cadena de bytes de espera (cada formato por el patrn
01111111) justo antes del flag de comienzo de trama.
Al recibir el flag de apertura comienza a leerse el contenido de la trama, y a
interpretarse segn fronteras de 8 bits hasta que se detecte el flag de cierre.
Entonces se da por terminado el proceso de recpcin.
Figure - Ejemplo de contenido de trama transmitido.
Para conseguir con esta tcnica la transparencia de datos, debe asegurarse que
el patrn del flag no aparece en el contenido de la trama. Esto se logra mediante
una tcnica de conocida como insercin de bits cero, o relleno de bits (bit
stuffing).
El circuito que realiza esta funcin se sita en la salida del registro PISO. Es
activado por el transmisor slo durante la transmisin del contenido de la trama.
Cuando est activado, el circuito detecta si se ha transmitido una secuencia de
cinco dgitos binarios 1 consecutivos, y entonces inserta automticamente un
dgito binario 0 adicional. De este modo, resulta imposible la apracin del patrn
del flag 01111110 dentro del contenido de la trama.
Figure 1.21 Character-oriented synchronous transmission: (a) frame format
Figure 1.21 Character-oriented synchronous transmission: (b) character
synchronization
Figure 1.21 Character-oriented synchronous transmission: (c) data transparency
(character stuffing)
Figure 1.22 Bit-oriented synchronous transmission: (b) zero bit insertion circuit
location
Figure 1.22 Bit-oriented synchronous transmission: (a) framing structure
Figure 1.22 Bit-oriented synchronous transmission: (c) example transmitted
frame contents
Fig. 3.13 Orientado al bit en Ethernet
NO OLVIDE ESTUDIAR
NO SE RINDA NUNCA, LUCHE Y VENCER
Control de Error, Principio de Protocolos
Bsicos de Retransmisin
Protocolo de Retransmisin bsico, Simple:
Idle Request, partida parada, Parada
y Espera o Half duplex
Protocolo de Retransmisin Continua Goback-N, Selectivo o enviar a partir
de
El secundario informa al primario de una trama recibida correctamente devolviendo una confirmacin (positiva) o trama ACK (acknowledgement).
De forma similar, si el secundario recibe una I-trama con errores, devolver una confirmacin negativa o trama NAK (negative acknowledgement).
Control de Error, Retransmisin Simple
Figure 1.23 ARQ error control scheme: (a) error free
Figura Tcnica de control de errores ARQ: libre de errores.
P slo puede tener una nica I-trama pendiente (esperando una trama ACK/NAK) en cada momento.
Cuando P inicia la transmisin de una I-trama arranca un temporizador. Al recibir una I-trama libre de errores, S devuelve una trama ACK a P y, cuando P recibe el ACK, detiene el temporizador de esta trama y
procede a enviar la trama siguiente.
Figure 1.23 ARQ error control scheme: (b) corrupted I-frame
Figura Tcnica de control de errores ARQ: I-trama corrupta.
Cuando S recibe una I-trama conteniendo errores de transmisin, la descarta y devuelve una trama NAK a P, que a su vez enva otra copia
de la misma trama y reinicia el temporizador
Figure 1.23 ARQ error control scheme: (c) corrupted ACK-frame
Figura Tcnica de control de errores ARQ: trama ACK corrupta.
Si P no recibe una trama ACK (o NAK) dentro del intervalo del temporizador, retransmite la I-trama que est esperando
confirmacin.
Consideraciones:
Con el fin de que S pueda determinar cundo se recibe un duplicado,
cada trama transmitida por P debe contener un identificador nico
conocido como nmero de secuencia de la trama (N)S.
S debe guardar un registro del nmero de secuencia de la ltima I-
trama recibida sin errores y, si ambos son iguales, esto indica que se
trata de un duplicado.
El nmero de secuencia de cada trama ACK o NAK se denomina
nmero de secuencia de recepcin N(R) y, puesto que P debe
esperar un a trama ACK o NAK antes de enviar cada I-trama, la
tcnica se conoce tambin como envo y espera o parada y
espera.
Funcionamiento RQ inactiva
a) Retransmisin implicita
Ms de retransmisin
RQ inactiva
Retransmisin explicita.
Esquema de transmisin y formato
Arquitecturas de niveles a) primitivas de servicios; b) interfaces de
servicios
RQ Continuo
Fig. 4.4 Arquitectura del subsistema de comunicaciones e interfaces del
protocolo RQ inactivo
Figure 1.24 Idle RQ link utilization
Para cuantificar la utilizacin del enlace con RQ Simple. En la figura se identifican
los diferentes tiempos que hay que considerar. En el proceso
Figure 1.25 Effect of propagation delay as a function of data transmission rate;
parts correspond to Example 1.6
Para enlaces relativamente cortos, con a menor que 1 , la utilizacin del enlace es de un 100% y es independiente de la tasa de bit. Esto significa que el protocolo RQ es perfectamente adecuado para enlaces cortos y con tasas de bit modestas (redes basadas en mdems)).
Figure 1.25 continued
Para enlaces ms largos, la utilizacin es elevada para tasas de bit bajas
pero decae significativamente a medida que se incrementa la tasa de bit.
Figure 1.25 continued
Como una tcnica de control de errores de tipo RQ continuo, la utilizacin del enlace mejora mucho, a expensas de un aumento de los requerimientos de buffer de almacenaje.
Para poder implementarla se requiere un enlace dplex.
RQ Continuo
Rq Continuo
Secuencia del funcionamiento de la tcnica
P enva I-tramas continuamente, sin esperar a que regresen las correspondientes tramas ACK.
Como hay ms de una I-trama esperando confirmacin, P almacena una copia de cada I-trama transmitida en una lista de retransmisin que opera como una cola FIFO.
S devuelve una trama ACK para cada I-trama recibida correctamente.
Cada I-trama contiene un identificador nico que se devuelve en la trama ACK correspondiente.
Al recibir una trama ACK, P elimina la I-trama correspondiente de la lista de retransmisin.
Las tramas recibidas libres de errores son colocadas en la lista de recepcin del enlace, donde esperan a ser procesadas.
Al recibir la siguiente I-trama esperada en secuencia, S entrega la informacin contenida en la trama a la capa de red situada por encima, inmediatamente despus de haberla procesado.
Para implementar la tcnica, es preciso que P almacene una variable de secuencia de envo V(S), que indica el nmero de secuencia N(S) de transmisin que debe asignarse a la siguiente trama a transmitir. Adems S debe guardar una variable de secuencia recibida V(R), que indique la siguiente I-trama de la secuencia que est esperando recibir.
Secuencia del funcionamiento de la tcnica
Cuando se produce un error, es necesario seguir una de dos posibles estrategias de retransmisin:
S detecta y solicita la retransmisin de slo aquellas tramas de la secuencia que se han corrompido repeticin selectiva.
S detecta la recepcin de una I-trama fuera de secuencia y solicita de P que retransmita todas las tramas enviadas pendientes de confirmacin desde la ltima que se recibi correctamente y fue confirmada retroceso-N.
Repeticin Selectiva
a) Trama alterada
b) Trama ACK alterada
Repeticin selectiva explcita
a) Funcionamiento correcto
b) Efecto de la inexistencia del estado
de retransmisin
Secuencia del funcionamiento de la tcnica (a)
Una trama ACK confirma todas las tramas pendientes en la lista de retransmisin, hasta la I-trama con el mismo nmero de secuencia que el propio ACK.
Supngase que se corrompe la I-trama N+1.
S devuelve una trama ACK para la I-trama N.
Cuando S recibe la I-trama N+2, detecta que la I-trama N+1 le falta a partir de V(R) y por tanto enva una trama NAK conteniendo el identificador de la I-trama ausente, N+1.
Al recibir NAK N+1, P deduce que S todava est esperando la I-trama N+1 y la retransmite.
Cuando P retransmite la I-trama N+1 entra en el estado de retransmisin.
Cuando P est en el estado de retransmisin, suspende el envi de nuevas tramas y fija un temporizador para la recepcin del ACK N+1.
Si el temporizador expira, enva una nueva copia de la I-trama (N+1).
Al recibir un ACK N+1, P abandona el estado de retransmisin y reasume el envo de nuevas tramas.
Cuando S devuelve una trama NAK entra en el estado de retransmisin.
Cuando S est en el estado de retransmisin, se suspende el envo de tramas ACK.
Al recibie la trama I-trama N+1, S abandona el estado de retransmisin y reasume la devolucin de tramas ACK.
ACK N+1 confirma todas las tramas hasta la trama N+4, inclusive.
Con cada trama NAK se utiliza un temporizador para garantizar que si se corrompe es transmitida de nuevo.
Secuencia del funcionamiento de la tcnica (a)
Supngase que se corrompe ACK N.
Al recibir la trama ACK N+1, P detecta que la I-trama N todava est esperando confirmacin y por consiguiente la retransmite.
Al recibir la I-trama N retransmitida, S determina a partir de su variable de nmero de secuencia de recepcin que esa I-trama ya fue recibida correctamente, y que por tanto es un duplicado.
S descarta la trama pero devuelve una trama ACK para asegurarse de que P elimine la trama de su lista de retransmisin.
Secuencia del funcionamiento de la tcnica (b)
Retransmisin de retroceder N:
a) Trama alterada
b) Trama ACK alterada
Secuencia muestra el efecto de la recepcin por S de una I-trama corrupta.
Supngase que se corrompe la I-trama N+1.
S recibe la I-trama N+2 fuera de secuencia.
Al recibir la I-trama N+2. S devuelve NAK N+1 para informar a P de que debe retroceder y comenzar a retransmitir desde la I-trama N+1.
Al recibir NAK N+1, P entra en el estado de retransmisin. Cuando entra en ese estado, suspende el envo de nuevas tramas y comienza a retransmitir las tramas pendientes de confirmacin en la lista de retransmisin.
S descarta las tramas recibidas hasta que recibe la I-trama N+1.
Secuencia muestra el efecto de la recepcin por S de una I-trama corrupta.
Al recibir la I-trama N+1, S vuelve a aceptar tramas y a devolver confirmaciones.
S aplica un temporizador a las tramas NAK, y devuelve un segundo NAK si no recibe el I-trama correcta en secuencia dentro del plazo de vencimiento fijado.
Figura Estrategia de transmisin retroceso-N (b) trama ACK corrupta.
Secuencia muestra el efecto de trama ACK corrupta.
Interfaces de la capa de
protocolos RQ continua
Ejercicios en grupo
Competencia
Disear un goback-n implcito
Disear un goback-n explicito
Ejercicios en grupo Competencia Clase 29/05/2013
Figure 1.29 Flow control principle: (a) sliding window example
Figure 1.29 Flow control principle: (b) send and receive window limits
Figure 1.30 Sequence numbers: (a) maximum number for each protocol;
(b) example assuming eight sequence numbers
Protocolo orientado a caracteres
Operan en modo semiduplex parada y espera.
Creado por IBM, conocido como Control Sincrono
Binrio BSC
Trabaja en red multipunto y bus multiextensin.
Fig. Redes tpicas BSC
a) Multipunto
b) multiextensin
Formatos de bloques BSC
a) De transf. de datos
b) De supervisin
Secuencia de tramas BSC
a) Esquema polling (voteo), Seleccin
b) Esquema seleccin
c) Esquema Polling (voteo)
Interacciones usuario/capa enlaces
a) Seleccin
b) Escrutinio (voteo o polling)
Desarrollo del Protocolo BSC, utilizando
Comunicacin UART, y protocolo Stop & Wait
Con ventana deslizante 0/1.
Debe implementar con dos PCs, solamente usando los pines de TxD y RxD, en ambos sentidos El control de retransmisin debe ser realizado por el protocolo.
Fin Clase 19/05/2014
Protocolos orientados a bits
Estos se valen de patrones de bits
definidos, en lugar de caracteres
de control, el receptor examina
flujo de bits.
Patrones de inicio y fin 01111110 y 10101011.
Delimitadores nicos
Tpico protocolo es el HDLC (enlace
de datos de alto nivel- LLC
Fig. configuraciones de red posibles
para el HDLC
a) Punto a punto con un slo
primario y un slo secundario
b) Multipunto con un slo primario y
varios secundarios
c) Punto a punto con dos primarios y
dos secundarios.
El HDLC tiene tres modos de operacin:
1) Modo de Respuesta Normal (NRM: normal response mode) es no balanceado, es
decir slo puede transmitir cuando la estacin maestra lo ordena
2) Modo de Respuesta Asncrono (ARM:asynchronous response mode) es no
balanceada, permite al secundario iniciar una transmisin sin recibir permiso del
primario.
3) Modo Balanceado Asncrono (ABM:asynchronous balanced mode) es full duplex
punto a punto.
Formatos de trama
El HDLC a diferencia del BSC, con un formato estandar se maneja los datos y los
mensajes de control
1) Tramas no numeradas, son para establecer y deshacer el enlace
2) Tramas de informacin, estas llevan la informacin real o datos se denomina
tramas I.
3) Tramas de supervisin, estas se preocupan del control de errores y flujo y por
tanto contienen la secuencia numrica de transmisin y recepcin.
CRC de 16 Bits X16+X12+X5+1.
Formato y tipos de tramas HDLC:
a) Formato estandar extendido
b) Definiciones de bits del campo de control
estandar
c) Definiciones de bits del campo de control
extendido
Gestin de enlace:
a) Modo respuesta normal
b) Modo balanceado asncrono
Empleo de tramas de confirmacin:
a) Slo confirmacin positiva RR
b) Rechazo a partir de REJ
Procedimiento de confirmacin
superpuesta.
Interaccin usuario /capa de enlace
Resumen de HDLC
a) Primitivas de servicio
b) Diagrama de transicin
de estados ABM
Aspecto del protocolo LLC:
a) Formato de trama;
b) Definiciones de bits del campo de control;
c) Funcin de control de enlace de datos
Resumen de la Sub capa LLC
NO OLVIDE ESTUDIAR
NO SE RINDA NUNCA, LUCHE Y VENCER
Revisin de una implementacin Idle Request
Tarea Trabaje en realizar esta implementacin con un protocolo
Estudiado, ejemplo, BSC o HDLC
HAGALO UD. MISMO!!
Figure 1.33 Specification of idle RQ primary in the form of: (a) a state transition
diagram
Figure 1.33 Specification of idle RQ primary in the form of: (b) an extended
eventstate table
Figure 1.33 Specification of idle RQ primary in the form of: (c) pseudocode
Figure 1.34 Specification of idle RQ secondary: (b) state transition diagram;
(c) extended eventstate table
Figure 1.34 Specification of idle RQ secondary: (d) pseudocode
NO OLVIDE ESTUDIAR
NO SE RINDA NUNCA, LUCHE Y VENCER
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