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S3C2410X

32 位 RISC 微处理器用户手册

第一章产品综述.......................................................................................................................5介绍:...........................................................................................................................................51.1 特性...............................................................................................................................6体系结构.............................................................................................................................6系统管理器.........................................................................................................................6NAND Flash 启动引导......................................................................................................7Cache 存储器......................................................................................................................7时钟和电源管理.................................................................................................................7中断控制器.........................................................................................................................8具有脉冲带宽调制功能的定时器.....................................................................................8RTC（实时时钟）.............................................................................................................8通用 I/O端口......................................................................................................................8UART..................................................................................................................................9DMA控制器......................................................................................................................9A/D转换和触摸屏接口.....................................................................................................9LCD控制器 STN LCD显示特性......................................................................................9TFT彩色显示屏...............................................................................................................10看门狗定时器...................................................................................................................10IIS总线接口.....................................................................................................................10USB主设备......................................................................................................................10USB从设备......................................................................................................................10SD主机接口.....................................................................................................................11SPI接口............................................................................................................................11工作电压...........................................................................................................................11操作频率...........................................................................................................................11封装...................................................................................................................................11

1.2 内部结构图.........................................................................................................................12表 1－1 272－FBGA引脚分配及顺序...........................................................................14表 1-2 272－FBGA封装的引脚分配..............................................................................16表 1－3 S3C2410X信号描述..........................................................................................24表 1-4 S3C2410X特殊功能寄存器.................................................................................30

第二章处理器工作模式..................................................................................452.1 概述................................................................................................462.2 处理器工作状态................................................................................462.3 切换状态..........................................................................................47

2.4 指令长度.....................................................................................482.5 操作模式.....................................................................................482.6 寄存器.............................................................................................492.7程序寄存器状态.................................................................................512.8 异常................................................................................................53

第三章 ARM指令集......................................................................................593.1 指令格式..........................................................................................603.2 条件码.............................................................................................623.3 分支和转换指令(BX).........................................................................633.4转移及带链接的转移指令(B,BL)..........................................................643.5 数据处理指令...................................................................................653.6 PSR 转移指令(MRS,MSR).................................................................713.7 乘法及乘加指令(MUL,MLA)...............................................................753.8 长乘及长乘加指令(MULL,MLAL).........................................................773.9单数据传输指令(LDR，STR)..............................................................793.10半字和带符号的数据传输(LDRH/STRH/LDRSB/LDRSH)......................823.11块数据传输(LDM,STM)....................................................................873.12 单数据传输指令(SWP).....................................................................943.13 软件中断指令(SWI).........................................................................953.14 协处理器数据操作(CDP)..................................................................973.15 协处理器数据传输指令(LDC,STC).....................................................983.16 协处理器寄存器传输指令(MRC,MCR)................................................993.17 未定义指令.....................................................................................99

第五章存储器控制器.....................................................................................995.1 概述......................................................................................................995.2 功能描述..............................................................................................101

5.2.1 bank0总线宽度..........................................................................1015.2.2 nWAIT引脚的作用.......................................................................1035.2.3 nXBREQ/nXBACK引脚操作.........................................................104

5.3 存储器接口举例.....................................................................................1055.4 特殊功能寄存器.....................................................................................111

5.4.1 总线宽度和等待控制寄存器(BWSCON)...........................................1115.4.2 总线控制寄存器(BANKCONN:nGCS0-nGCS5)...............................1135.4.3 BANK控制寄存器（BANKCONn：nGCS6－nGCS7）.....................1145.4.4 刷新控制寄存器...........................................................................1155.4.5 BANKSIZE 寄存器.......................................................................1155.4.6 SDRAM模式寄存器集寄存器(MRSR).............................................116

第六章 NAND FLASH寄存器......................................................................1176.1 概述....................................................................................................1176.2 特性....................................................................................................117

6.2.1 自动导入模式步骤........................................................................1186.2.3 NAND FLASH存储器时序............................................................1196.2.4 管脚配置.....................................................................................1196.2.6 NAND Flash存储空间分布...........................................................121

6.3 专用寄存器...........................................................................................1226.3.1 NAND FLASH 配置(NFCONF)寄存器.............................................1226.3.2 NAND FLASH命令设置(NFCMD)寄存器........................................1226.3.3 NAND flash地址设置(NFADDR)寄存器.........................................1236.3.4 NAND FLASH 数据(NFDATA)寄存器.............................................1236.3.5 NAND FLASH ECC(NFECC)寄存器...............................................123

第七章时钟与电源管理.......................................................................................................1247.1概述：.....................................................................................................................1247.2 功能描述..............................................................................................................125

7.2.1 时钟结构：....................................................................................................1257.2.2锁相环(PLL):.................................................................................................1267.2.3时钟控制逻辑：............................................................................................1287.2.4 加电重启：(XTIpll)......................................................................................1287.2.5 USB时钟控制：...........................................................................................1307.2.7电源管理：....................................................................................................131

7.3 特殊功能寄存器.......................................................................................................138第 8章 DMA.........................................................................................................................141

8.1 概述...........................................................................................................................1418.2 DMA工作过程........................................................................................................1428.3 DMA特殊功能寄存器...........................................................................................146

第九章 I/O端口...................................................................................................................1529.1 概述.........................................................................................................................1529.2 端口功能控制描述.................................................................................................1569.3 I/O端口控制专用寄存器......................................................................................156

第十章 PWM Timer................................................................................................................1729.1 概述.........................................................................................................................1729.2特性.........................................................................................................................173预定标器和分割器.................................................................................................174定时器基本操作.....................................................................................................175自动加载和双缓冲模式.........................................................................................175用手动更新位和逆变器位对定时器进行初始化.................................................176定时器操作步骤：.................................................................................................176脉宽调制.................................................................................................................177输出电平控制.........................................................................................................178死区发生器.............................................................................................................178DMA请求模式......................................................................................................179

9.3 PWM定时器专用寄存器......................................................................................180第十一章 UART...................................................................................................................185

11．1 概述......................................................................................................................18511.2 UART操作：.......................................................................................................186数据传输：.............................................................................................................1872. 数据接收：.........................................................................................................1873.自动流控制..........................................................................................................1874.非自动流控制实例(软件控制 nRTS及 nCTS)..................................................188

5. 中断/DMA请求的产生.....................................................................................1886.UART错误状态 FIFO.........................................................................................1897.波特率的产生......................................................................................................1908.回环模式..............................................................................................................1909.红外模式..............................................................................................................191

11.3 UART特殊功能寄存器..............................................................................................192第十四章中断控制器............................................................................................................198

14.1 S3C2410X 中断概述........................................................................................19814.2 S3C2410X 中断控制器的操作...........................................................................19914.3 S3C2410X 中断源...............................................................................................19914.4 S3C2410X 中断控制器的特殊功能寄存器.......................................................202

第十七章 RTC........................................................................................................................21017.1 概述.........................................................................................................................21017.2 实时时钟操作.........................................................................................................21117.3 RTC特殊功能寄存器............................................................................................212

第十八章看门狗....................................................................................................................21618.1 概述......................................................................................................................21618.2 看门狗定时器特殊功能寄存器..........................................................................216

第十九章 SD接口..................................................................................................................21819.1 概述.........................................................................................................................21819.2 SDI特殊功能寄存器.............................................................................................219

第二十章 IIC..........................................................................................................................22620.1 概述.........................................................................................................................22620.2 IIC总线接口..........................................................................................................22720.3 IIC总线接口特殊功能寄存器..............................................................................233

第二十一章 IIS总线接口....................................................................................................23521.1 概述：..................................................................................................................23521.2 功能描述..............................................................................................................23621.3 S3C2410X 音频串行接口格式......................................................................23621.4 S3C2410X IIS接口特殊功能寄存器............................................................238

第二十二章 SPI.....................................................................................................................24122.1 概述.........................................................................................................................24122.2 SPI特殊功能寄存器..............................................................................................245

第二十三章总线优先权........................................................................................................24823.1 概述.........................................................................................................................24823.2 总线优先权.............................................................................................................248

第一章产品综述

介绍:

本手册描述了三星公司推出的 16/32 位 RISC 微处理器 S3C2410X。本产品为手

持设备和一般类型应用提供了低价格、低功耗、高性能小型微控制器的解决方案。为了降

低整个系统的成本，S3C2410X 提供了以下丰富的内部设备：分开的 16KB 的指令

CACHE 和 16KB 数据 CACHE ， MMU 虚拟存储器管理， LCD 控制器（支持

STN&TFT）,支持 NAND Flash 系统引导，系统管理器（片选逻辑和 SDRAM 控制

器），3 通道 UART，4 通道 DMA，4 通道 PWM 定时器，I/O 端口，RTC,8 通道 10 位 ADC

和触摸屏接口， IIC－BUS 接口，IIC-BUS 接口，USB 主机，USB 设备，SD 主卡

&MMC 卡接口，2 通道的 SPI 以及内部 PLL 时钟倍频器。 S3C2410X 采用了 ARM920T 内核，0.18um 工艺的 CMOS 标准宏单元和存储器

单元。它的低功耗、精简和出色的全静态设计特别适用于对成本和功耗敏感的应用。同样

它还采用了一种叫做 Advanced Microcontroller Bus Architecture（AMBA）新型

总线结构。S3C2410X 的显著特点是它的 CPU 核心，是一个由 Advanced RISC

Machines（ARM）有限公司设计的 16/32 位 ARM920T RISC 处理器。ARM920T 实

现了 MMU，AMBA BUS 和 Harvard 高速缓冲体系结构。这一结构具有独立的 16KB

指令 Cache 和 16KB 数据 CACHE，每个都是由 8 字长的行（line）构成。通过提供一系列完整的系统外围设备，S3C2410X 大大减少了整个系统的成本，

消除了为系统配置额外器件的需要。本文档将介绍 S3C2410X 中集成的以下片上功能： 1.8V 内核供电、3.3V 存储器供电、3.3V 外部 I/O 供电，微处理器包含 16KB 指令

CACHE、16KB 数据 CACHE 和 MMU.

外部存储控制器（SDRAM 控制和片选逻辑） LCD 控制器（最大支持 4K 色 STN 和 256 色 TFT）提供 1 通道 LCD 专用 DMA.

4 通道 DMA 并有外部请求引脚。

3 通道 UART（IrDA1.0,16 字节 TxFIFO，和 16 字节 RxFIFO）/2 通道 SPI。 1 通道多主 IIC-BUS/1 通道 IIS-BUS 控制器。兼容 SD 主接口协议 1.0 版和 MMC 卡协议 2.11 兼容版。 2 端口 USB 主机/1 端口 USB 设备（1.1 版）。 4 通道 PWM 定时器和 1 通道内部定时器。看门狗定时器。 117 个通用 I/O 口和 24 通道外部中断源。功耗控制模式：具有普通、慢速、空闲和掉电模式。 8 通道 10 比特 ADC 和触摸屏接口。具有日历功能的 RTC

具有 PLL 片上时钟发生器。

1.1 特性体系结构

为手持设备和通用嵌入式设备提供集成系统解决方案 16/32 位 RISC 体系结构和 ARM920T CPU 强大的指令集

增强型 ARM 体系结构的 MMU 支持 WinCE,EPOC32 和 Linux

指令高速缓冲器（I-Cache），数据高速存储缓冲器（D-Cache），写缓冲器和物

理地址 TAG RAM 减少主存带宽和响应性带来的影响。采用 ARM920T CPU 内核支持 ARM 调试体系结构内部高级微控制总线（AMBA）体系结构（AMBA2.0,AHB/APB）

系统管理器

支持大小端方式寻址空间：每 bank128M 字节（总共 1G 字节）支持可编程的每 bank8/16/32 位数据总线带宽从 bank0 到 bank6 都采用固定的 bank 起始寻址 Bank7 具有可编程的 bank 的起始地址和大小 8 个存储器 bank：

－其中 6 个适用于 ROM,SRAM，和其他－另外 2 个适用于 ROM、SRAM 和同步 DRAM

所有的存储器 bank 都具有可编程的操作周期支持外部等待信号延长总线周期

支持掉电时的 SDRAM自刷新模式支持各种型号的 ROM 引导（NOR/NAND Flash，EEPROM,或其他）

NAND Flash 启动引导

支持从 NAND Flash 存储器的启动

采用 4KB 内部缓冲器进行启动引导支持启动之后NAND 存储器仍然作为外部存储器使用

Cache 存储器

64项全相连模式，采用 I－Cache（16KB）和 D-Cache（16KB）

每行 8 字长度，其中每行带有一个有效位和两个 dirty 位伪随机数或轮转循环替换算法采用写穿式（write－through）或写回式（write－back）cache 操作来更新主

存储器写缓冲器可以保存 16 个字的数据和 4 个地址

时钟和电源管理

片上 MPLL 和 UPLL：－采用 UPLL 产生操作 USB 主机/设备的时钟－MPLL 产生最大 266MHZ（在 2.0V 内核电压下）操作 MCU 所需要的时钟

通过软件可以有选择性的为每个功能模块提供时钟电源模式：正常，慢速，空闲和掉电模式正常模式：正常运行模式慢速模式：不加 PLL 的低时钟频率模式空闲模式：只停止CPU 的时钟：掉电模式：所有外设和内核的电源都切断了

可以通过 EINT[15：0]或RTC报警中断来从掉电模式总唤醒处理器

中断控制器

55 个中断源（1 个看门狗定时器，5 个定时器，9 个 UARTs，24 个外部中断，4

个 DMA,2 个 RTC,2 个 ADC，1 个 IIC，2 个 SPI,1 个 SDI，2 个 USB,1 个 LCD,和

1 个电池故障）

电平/边沿触发模式的外部中断源可编程的边沿/电平出发极性支持为紧急中断请求提供快速中断服务

具有脉冲带宽调制功能的定时器

4 通道 16 位具有 PWM 功能的定时器，1 通道 16 位内部定时器，可基于 DMA或

中断工作可编程的占空比周期，频率和极性能产生死区支持外部中断源

RTC（实时时钟）

全面的时钟特性：秒、分、时、日期，星期，月和年 32.768KHZ 工作具有报警中断具有节拍中断

通用 I/O 端口

24 个外部中断端口多功能输入/输出端口

UART

3 通道 UART，可以基于 DMA 模式或中断模式工作支持 5 位，6 位，7 位或者 8 位串行数据发送/接收支持外部时钟作为 UART 的运行时钟（UEXTCLK）可编程的波特率支持 IrDA1.0

具有测试用的还回模式每个通道都具有内部 16 字节的发送 FIFO 和 16 字节的接收 FIFO

DMA 控制器

4 通道的 DMA 控制器支持存储器到存储器，IO 到存储器，存储器到 IO 和 IO 到 IO 的传输采用猝发传输模式和加快传输速率

A/D 转换和触摸屏接口

8 通道多路复用 ADC

最大 500KSPS/10 位精度

LCD 控制器 STN LCD 显示特性

支持 3 种类型的 STN LCD 显示屏：4 位双扫描，4 位单扫描，8 位单扫描显示类

型支持单色模式、4 级、16 级灰度 STN LCD、256 色和 4096 色 STN LCD.

支持多种不同尺寸的液晶屏 LCD 实际尺寸的典型值是：640×480，320×240，160×160 及其他最大虚拟屏幕大小是 4M 字节 256 色模式下支持的最大虚拟屏是：4096×1024，2048×2048，1024×4096

等。

TFT 彩色显示屏

支持彩色 TFT 的 1，2，4或 8bbp（象素每位）调色显示

支持 16bbp无调色真彩显示在 24bbp 模式下支持最大 16M 色 TFT

支持多种不同尺寸的液晶屏典型实屏尺寸：640×480，320×240，160×160 及其他最大虚拟屏大小 4M 字节 64K 色彩模式下最大的虚拟屏尺寸为 2048×1024 及其他

看门狗定时器

16 位看门狗定时器在定时器溢出时发生中断请求或系统复位

IIS 总线接口

1 通道音频 IIS 总线接口，可基于 DMA 方式工作串行，每通道 8/16 位数据传输发送和接收具备 128 字节（64 字节加 64 字节）FIFO

支持 IIS 格式和 MSB－justified 数据格式

USB 主设备

2 个 USB 主设备接口遵从 OHCI Rev.1.0 标准兼容 USB ver1.1 标准

USB 从设备

1 个 USB 从设备接口具备 5 个 Endpoint

兼容 USBver1.1 标准

SD 主机接口

兼容 SD 存储卡协议 1.0 版兼容 SDIO 卡协议 1.0 版发送和接收具有 FIFO

基于 DMA或中断模式工作兼容 MMC 卡协议 2.11 版

SPI 接口

兼容 2 通道 SPI 协议 2.11 版发送和接收具有 2×8 位的移位寄存器可以基于 DMA或中断模式工作

工作电压

内核：1.8V

存储器：3.3V SDRAM 或 VDD＝1.8/2.5& VDDQ=3.0/3.3V Mobile SDRAM

IO 口：3.3V

操作频率

最高达到 203MHZ

封装

272－FBGA

1.2 内部结构图

图 1－1 S3C2410X 内部结构图

图 1－2 S3C2410X 引脚定义图

表 1－1 272－FBGA 引脚分配及顺序

引脚号

引脚定义引脚号

引脚定义引脚号

引脚定义

A1 DATA19 B14 ADDR0/GPA0 D10 ADDR19/GPA4A2 DATA18 B15 nSRAS D11 VDDiA3 DATA16 B16 nBE1:nWBE1:DQM1 D12 ADDR10A4 DATA15 B17 VSSi D13 ADDR5A5 DATA11 C1 DATA24 D14 ADDR1A6 VDDMOP C2 DATA23 D15 VSSMOPA7 DATA6 C3 DATA21 D16 SCKEA8 DATA1 C4 VDDi D17 nGCS0A9 ADDR21/GPA6 C5 DATA12 E1 DATA31A10 ADDR16/GPA1 C6 DATA7 E2 DATA29A11 ADDR13 C7 DATA4 E3 DATA28A12 VSSMOP C8 VDDi E4 DATA30A13 ADDR6 C9 ADDR25/GPA10 E5 VDDMOPA14 ADDR2 C10 VSSMOP E6 VSSMOPA15 VDDMOP C11 ADDR14 E7 DATA3A16 nBE3:nWBE3:DQM3 C12 ADDR7 E8 ADDR26/GPA11A17 nBE0:nWBE0:DQM0 C13 ADDR3 E9 ADDR23/GPA8B1 DATA22 C14 nSCAS E10 ADDR18/GPA3B2 DATA20 C15 nBE2:nWBE2:DQM2 E11 VDDMOPB3 DATA17 C16 nOE E12 ADDR11B4 VDDMOP C17 VDDi E13 nWEB5 DATA13 D1 DATA27 E14 nGCS3/GPA14B6 DATA9 D2 DATA25 E15 nGCS1/GPA12B7 DATA5 D3 VSSMOP E16 nGCS2/GPA13

B8 DATA0 D4 DATA26 E17 nGCS4/GPA15B9 ADDR24/GPA9 D5 DATA14 F1 TOUT1/GPB1B10 ADDR17/GPA2 D6 DATA10 F2 TOUT0/GPB0B11 ADDR12 D7 DATA2 F3 VSSMOPB12 ADDR8 D8 VDDMOP F4 TOUT2/GPB2B13 ADDR4 D9 ADDR22/GPA7 F5 VSSOPF6 VSSi H4 nXDREQ1/GPB8 K13 TXD2/nRTS1/GPH6F7 DATA8 H5 nTRST K14 RXD1/GPH5F8 VSSMOP H6 TCK K15 TXD0/GPH2F9 VSSi H12 CLE/GPA17 K16 TXD1/GPH4F10 ADDR20/GPA5 H13 VSSOP K17 RXD0/GPH3F11 VSSi H14 VDDMOP L1 VD0/GPC8F12 VSSMOP H15 VSSi L2 VD1/GPC9F13 SCLK0 H16 XTOpll L3 LCDVF2/GPC7F14 SCLK1 H17 XTIpll L4 VD2/GPC10F15 nGCS5/GPA16 J1 TDI L5 VDDiarmF16 nGCS6:nSCS0 J2 VCLK:LCD_HCLK/GPC1 L6 LCDVF1/GPC6F17 nGCS7:nSCS1 J3 TMS L7 IICSCL/GPE14G1 nXBACK/GPB5 J4 LEND:STH/GPC0 L9 EINT11/nSS1/GPG3G2 nXDACK1/GPB7 J5 TDO L11 VDDi_UPLLG3 TOUT3/GPB3 J6 VLINE:HSYNC:CPV/GPC2 L12 nRTS0/GPH1G4 TCLK0/GPB4 J7 VSSiarm L13 UPLLCAPG5 nXBREQ/GPB6 J11 EXTCLK L14 nCTS0/GPH0G6 VDDalive J12 nRESET L15 EINT6/GPF6G7 VDDiarm J13 VDDi L16 UCLK/GPH8G9 VSSMOP J14 VDDalive L17 EINT7/GPF7G11 ADDR15 J15 PWREN M1 VSSiarmG12 ADDR9 J16 nRSTOUT/GPA21 M2 VD5/GPC13G13 nWAIT J17 nBATT_FLT M3 VD3/GPC11G14 ALE/GPA18 K1 VDDOP M4 VD4/GPC12G15 nFWE/GPA19 K2 VM:VDEN:TP/GPC4 M5 VSSiarmG16 nFRE/GPA20 K3 VDDiarm M6 VDDOPG17 nFCE/GPA22 K4 VFRAME:VSYNC:STV/GPC3 M7 VDDiarmH1 VSSiarm K5 VSSOP M8 IICSDA/GPE15H2 nXDACK0/GPB9 K6 LCDVF0/GPC5 M9 VSSiarmH3 nXDREQ0/GPB10 K12 RXD2/nCTS1/GPH7 M10 DP1/PDP0M11 EINT23/nYPON/GPG15 P8 SPICLK0/GPE13 T5 I2SLRCK/GPE0M12 RTCVDD P9 EINT12/LCD_PWREN/GPG4 T6 SDCLK/GPE5M13 VSSi_MPLL P10 EINT18/GPG10 T7 SPIMISO0/GPE11M14 EINT5/GPF5 P11 EINT20/XMON/GPG12 T8 EINT10/nSS0/GPG2M15 EINT4/GPF4 P12 VSSOP T9 VSSOPM16 EINT2/GPF2 P13 DP0 T10 EINT17/GPG9M17 EINT3/GPF3 P14 VDDi_MPLL T11 EINT22/YMON/

GPG14

N1 VD6/GPC14 P15 VDDA_ADC T12 DN0N2 VD8/GPD0 P16 XTIrtc T13 OM3N3 VD7/GPC15 P17 MPLLCAP T14 VSSA_ADCN4 VD9/GPD1 R1 VDDiarm T15 AIN1N5 VDDiarm R2 VD14/GPD6 T16 AIN3N6 CDCLK/GPE2 R3 VD17/GPD9 T17 AIN5N7 SDDAT1/GPE8 R4 VD18/GPD10 U1 VD15/GPD7N8 VSSiarm R5 VSSOP U2 VD19/GPD11N9 VDDOP R6 SDDAT0/GPE7 U3 VD21/GPD13N10 VDDiarm R7 SDDAT3/GPE10 U4 VSSiarmN11 DN1/PDN0 R8 EINT8/GPG0 U5 I2SSDI/nSS0/GPE3N12 Vref R9 EINT14/SPIMOSI1/GPG6 U6 I2SSDO/I2SSDI/

GPE4N13 AIN7 R10 EINT15/SPICLK1/GPG7 U7 SPIMOSI0/GPE12N14 EINT0/GPF0 R11 EINT19/TCLK1/GPG11 U8 EINT9/GPG1N15 VSSi_UPLL R12 CLKOUT0/GPH9 U9 EINT13/SPIMISO1/

GPG5N16 VDDOP R13 R/nB U10 EINT16/GPG8N17 EINT1/GPF1 R14 OM0 U11 EINT21/nXPON/

GPG13P1 VD10/GPD2 R15 AIN4 U12 CLKOUT1/GPH10P2 VD12/GPD4 R16 AIN6 U13 NCONP3 VD11/GPD3 R17 XTOrtc U14 OM2P4 VD23/nSS0/GPD15 T1 VD13/GPD5 U15 OM1P5 I2SSCLK/GPE1 T2 VD16/GPD8 U16 AIN0P6 SDCMD/GPE6 T3 VD20/GPD12 U17 AIN2P7 SDDAT2/GPE9 T4 VD22/nSS1/GPD14 – –

表 1-2 272－FBGA 封装的引脚分配

引脚号引脚名称默认功能

I/O状态 I/O 类型@Bus REQ

@PWR-off @nRESET

C3 DATA21 DATA21 Hi-z Hi-z I t12B1 DATA22 DATA22 Hi-z Hi-z I t12C2 DATA23 DATA23 Hi-z Hi-z I t12D3 VSSMOP VSSMOP P P P s3oE5 VDDMOP VDDMOP P P P d3oC1 DATA24 DATA24 Hi-z Hi-z I t12D2 DATA25 DATA25 Hi-z Hi-z I t12

D4 DATA26 DATA26 Hi-z Hi-z I t12D1 DATA27 DATA27 Hi-z Hi-z I t12E3 DATA28 DATA28 Hi-z Hi-z I t12E2 DATA29 DATA29 Hi-z Hi-z I t12E4 DATA30 DATA30 Hi-z Hi-z I t12E1 DATA31 DATA31 Hi-z Hi-z I t12F3 VSSMOP VSSMOP P P P s3oF5 VSSOP VSSOP P P P s3oF2 TOUT0/GPB0 GPB0 –/– O(L)/– I t8F1 TOUT1/GPB1 GPB1 –/– O(L)/– I t8F4 TOUT2/GPB2 GPB2 –/– O(L)/– I t8G3 TOUT3/GPB3 GPB3 –/– O(L)/– I t8G4 TCLK0/GPB4 GPB4 –/– –/– I t8G1 nXBACK/GPB5 GPB5 –/– –/– I t8G5 nXBREQ/GPB6 GPB6 –/– –/– I t8G2 nXDACK1/GPB7 GPB7 –/– –/– I t8G6 VDDalive VDDalive P P P d1iG7 VDDiarm VDDiarm P P P d1cH1 VSSiarm VSSiarm P P P s3iH4 nXDREQ1/GPB8 GPB8 –/– –/– I t8H2 nXDACK0/GPB9 GPB9 –/– –/– I t8H3 nXDREQ0/GPB10 GPB10 –/– –/– I t8H5 nTRST nTRST I I I isH6 TCK TCK I I I isJ1 TDI TDI I I I isJ3 TMS TMS I I I isJ5 TDO TDO O O O otJ4 LEND:STH/GPC0 GPC0 –/– O(L)/– I t8J2 VCLK:LCD_HCLK/GPC1 GPC1 –/– O(L)/– I t8J6 VLINE:HSYNC:CPV/

GPC2GPC2 –/– O(L)/– I t8

K3 VDDiarm VDDiarm P P P d1cJ7 VSSiarm VSSiarm P P P s3iK2 VM:VDEN:TP/GPC4 GPC4 –/– O(L)/– I t8K4 VFRAME:VSYNC:STV/

GPC3

GPC3 –/– O(L)/– I t8

K1 VDDOP VDDOP P P P d3oK5 VSSOP VSSOP P P P s3oK6 LCDVF0/GPC5 GPC5 –/– O(L)/– I t8L6 LCDVF1/GPC6 GPC6 –/– O(L)/– I t8L3 LCDVF2/GPC7 GPC7 –/– O(L)/– I t8L1 VD0/GPC8 GPC8 –/– O(L)/– I t8L2 VD1/GPC9 GPC9 –/– O(L)/– I t8L4 VD2/GPC10 GPC10 –/– O(L)/– I t8

M3 VD3/GPC11 GPC11 –/– O(L)/– I t8L5 VDDiarm VDDiarm P P P d1cM1 VSSiarm VSSiarm P P P s3iM4 VD4/GPC12 GPC12 –/– O(L)/– I t8M2 VD5/GPC13 GPC13 –/– O(L)/– I t8N1 VD6/GPC14 GPC14 –/– O(L)/– I t8N3 VD7/GPC15 GPC15 –/– O(L)/– I t8N2 VD8/GPD0 GPD0 –/– O(L)/– I t8N4 VD9/GPD1 GPD1 –/– O(L)/– I t8P1 VD10/GPD2 GPD2 –/– O(L)/– I t8P3 VD11/GPD3 GPD3 –/– O(L)/– I t8P2 VD12/GPD4 GPD4 –/– O(L)/– I t8R1 VDDiarm VDDiarm P P P d1cM5 VSSiarm VSSiarm P P P s3iT1 VD13/GPD5 GPD5 –/– O(L)/– I t8R2 VD14/GPD6 GPD6 –/– O(L)/– I t8U1 VD15/GPD7 GPD7 –/– O(L)/– I t8T2 VD16/GPD8 GPD8 –/– O(L)/– I t8R3 VD17/GPD9 GPD9 –/– O(L)/– I t8R4 VD18/GPD10 GPD10 –/– O(L)/– I t8U2 VD19/GPD11 GPD11 –/– O(L)/– I t8T3 VD20/GPD12 GPD12 –/– O(L)/– I t8U3 VD21/GPD13 GPD13 –/– O(L)/– I t8T4 VD22/nSS1/GPD14 GPD14 –/– O(L)/– I t8P4 VD23/nSS0/GPD15 GPD15 –/– O(L)/– I t8N5 VDDiarm VDDiarm P P P d1cU4 VSSiarm VSSiarm P P P s3iM6 VDDOP VDDOP P P P d3oR5 VSSOP VSSOP P P P s3oT5 I2SLRCK/GPE0 GPE0 –/– O(L)/– I t8P5 I2SSCLK/GPE1 GPE1 –/– O(L)/– I t8N6 CDCLK/GPE2 GPE2 –/– O(L)/– I t8U5 I2SSDI/nSS0/GPE3 GPE3 –/–/– –/–/– I t8U6 I2SSDO/I2SSDI/GPE4 GPE4 –/–/– O(L)/–/– I t8T6 SDCLK/GPE5 GPE5 –/– O(L)/– I t8P6 SDCMD/GPE6 GPE6 –/– Hi-z/– I t8R6 SDDAT0/GPE7 GPE7 –/– Hi-z/– I t8N7 SDDAT1/GPE8 GPE8 –/– Hi-z/– I t8P7 SDDAT2/GPE9 GPE9 –/– Hi-z/– I t8R7 SDDAT3/GPE10 GPE10 –/– Hi-z/– I t8T7 SPIMISO0/GPE11 GPE11 –/– Hi-z/– I t8U7 SPIMOSI0/GPE12 GPE12 –/– Hi-z/– I t8P8 SPICLK0/GPE13 GPE13 –/– Hi-z/– I t8M7 VDDiarm VDDiarm P P P d1c

N8 VSSiarm VSSiarm P P P s3iL7 IICSCL/GPE14 GPE14 –/– Hi-z/– I d8M8 IICSDA/GPE15 GPE15 –/– Hi-z/– I d8R8 EINT8/GPG0 GPG0 –/– –/– I t8U8 EINT9/GPG1 GPG1 –/– –/– I t8T8 EINT10/nSS0/GPG2 GPG2 –/–/– –/–/– I t8L9 EINT11/nSS1/GPG3 GPG3 –/–/– –/–/– I t8P9 EINT12/LCD_PWREN/

GPG4

GPG4 –/–/– –/O(L)/– I t8

U9 EINT13/SPIMISO1/GPG5 GPG5 –/–/– –/Hi-z/– I t8R9 EINT14/SPIMOSI1/GPG6 GPG6 –/–/– –/Hi-z/– I t8T9 VSSOP VSSOP P P P s3oN9 VDDOP VDDOP P P P d3oN10 VDDiarm VDDiarm P P P d1cM9 VSSiarm VSSiarm P P P s3iR10 EINT15/SPICLK1/GPG7 GPG7 –/–/– –/Hi-z/– I t8U10 EINT16/GPG8 GPG8 –/– –/– I t6T10 EINT17/GPG9 GPG9 –/– –/– I t6P10 EINT18/GPG10 GPG10 –/– –/– I t6R11 EINT19/TCLK1/GPG11 GPG11 –/–/– –/–/– I t12P11 EINT20/XMON/GPG12 GPG12 –/–/– –/O(L)/– I t12U11 EINT21/nXPON/GPG13 GPG13 –/–/– –/O(L)/– I t12T11 EINT22/YMON/GPG14 GPG14 –/–/– –/O(L)/– I t12M11 EINT23/nYPON/GPG15 GPG15 –/–/– –/O(L)/– I t12R12 CLKOUT0/GPH9 GPH9 –/– O(L)/– I t12U12 CLKOUT1/GPH10 GPH10 –/– O(L)/– I t12M10 DP1/PDP0 DP1 – – AI usN11 DN1/PDN0 DN1 – – AI usP13 DP0 DP0 – – AI usT12 DN0 DN0 – – AI usU13 NCON NCON – – I isR13 R/nB R/nB – – I isT13 OM3 OM3 – – I isU14 OM2 OM2 – – I isU15 OM1 OM1 – – I isR14 OM0 OM0 – – I isP12 VSSOP VSSOP P P P s3oT14 VSSA_ADC VSSA_ADC P P P s3tN12 Vref Vref – – AI iaU16 AIN0 AIN0 – – AI r10T15 AIN1 AIN1 – – AI r10U17 AIN2 AIN2 – – AI r10T16 AIN3 AIN3 – – AI r10R15 AIN4 AIN4 – – AI r10

T17 AIN5 AIN5 – – AI r10R16 AIN6 AIN6 – – AI r10N13 AIN7 AIN7 – – AI r10P15 VDDA_ADC VDDA_ADC P P P d3tR17 XTOrtc XTOrtc – – AO gpP16 XTIrtc XTIrtc – – AI gpM12 RTCVDD RTCVDD P P P d1iP14 VDDi_MPLL VDDi_MPLL P P P d1cM13 VSSi_MPLL VSSi_MPLL P P P s3iP17 MPLLCAP MPLLCAP – – AI gpL11 VDDi_UPLL VDDi_UPLL P P P d1cN15 VSSi_UPLL VSSi_UPLL P P P s3iL13 UPLLCAP UPLLCAP – – AI gpN16 VDDOP VDDOP P P P d3oN14 EINT0/GPF0 GPF0 –/– –/– I t8N17 EINT1/GPF1 GPF1 –/– –/– I t8M16 EINT2/GPF2 GPF2 –/– –/– I t8M17 EINT3/GPF3 GPF3 –/– –/– I t8M15 EINT4/GPF4 GPF4 –/– –/– I t8M14 EINT5/GPF5 GPF5 –/– –/– I t8L15 EINT6/GPF6 GPF6 –/– –/– I t8L17 EINT7/GPF7 GPF7 –/– –/– I t8L16 UCLK/GPH8 GPH8 –/– –/– I t8L14 nCTS0/GPH0 GPH0 –/– –/– I t8L12 nRTS0/GPH1 GPH1 –/– O(H)/– I t8K15 TXD0/GPH2 GPH2 –/– O(H)/– I t8K17 RXD0/GPH3 GPH3 –/– –/– I t8K16 TXD1/GPH4 GPH4 –/– O(H)/– I t8K14 RXD1/GPH5 GPH5 –/– –/– I t8K13 TXD2/nRTS1/GPH6 GPH6 –/– O(H)/– I t8K12 RXD2/nCTS1/GPH7 GPH7 –/– –/– I t8J17 nBATT_FLT nBATT_FLT – – I isJ16 nRSTOUT/GPA21 nRSTOUT –/– O(L)/– O(L) b8J15 PWREN PWREN O(H) O(L) O(H) b8J12 nRESET nRESET – – I isJ14 VDDalive VDDalive P P P d1iJ11 EXTCLK EXTCLK – – AI isJ13 VDDi VDDi P P P d1cH17 XTIpll XTIpll – – AI m26H16 XTOpll XTOpll – – AO m26H15 VSSi VSSi P P P s3iH13 VSSOP VSSOP P P P s3oH14 VDDMOP VDDMOP P P P d3oG17 nFCE/GPA22 nFCE O(H)/– O(H)/– O(H) b8

G16 nFRE/GPA20 nFRE O(H)/– O(H)/– O(H) b8G15 nFWE/GPA19 nFWE O(H)/– O(H)/– O(H) b8G14 ALE/GPA18 ALE O(L)/– O(L)/– O(L) b8H12 CLE/GPA17 CLE O(L)/– O(L)/– O(L) b8G13 nWAIT nWAIT – – I isF17 nGCS7:nSCS1 nGCS7 Hi-z O(H) O(H) otF16 nGCS6:nSCS0 nGCS6 Hi-z O(H) O(H) otF15 nGCS5/GPA16 nGCS5 Hi-z O(H)/– O(H) otE17 nGCS4/GPA15 nGCS4 Hi-z O(H)/– O(H) otE14 nGCS3/GPA14 nGCS3 Hi-z O(H)/– O(H) otE16 nGCS2/GPA13 nGCS2 Hi-z O(H)/– O(H) otE15 nGCS1/GPA12 nGCS1 Hi-z O(H)/– O(H) otD17 nGCS0 nGCS0 Hi-z O(H) O(H) otD16 SCKE SCKE Hi-z O(L) O(H) otD15 VSSMOP VSSMOP P P P s3oF14 SCLK1 SCLK1 Hi-z O(L) O(SCLK) t16C17 VDDi VDDi P P P d1cF13 SCLK0 SCLK0 Hi-z O(L) O(SCLK) t16B17 VSSi VSSi P P P s3iE13 nWE nWE Hi-z O(H) O(H) otC16 nOE nOE Hi-z O(H) O(H) otA17 nBE0:nWBE0:DQM0 DQM0 Hi-z O(H) O(H) otB16 nBE1:nWBE1:DQM1 DQM1 Hi-z O(H) O(H) otC15 nBE2:nWBE2:DQM2 DQM2 Hi-z O(H) O(H) otA16 nBE3:nWBE3:DQM3 DQM3 Hi-z O(H) O(H) otB15 nSRAS nSRAS Hi-z O(H) O(H) otC14 nSCAS nSCAS Hi-z O(H) O(H) otA15 VDDMOP VDDMOP P P P d3oF12 VSSMOP VSSMOP P P P s3oB14 ADDR0/GPA0 ADDR0 Hi-z/– O(L)/– O(L) otD14 ADDR1 ADDR1 Hi-z O(L) O(L) otA14 ADDR2 ADDR2 Hi-z O(L) O(L) otC13 ADDR3 ADDR3 Hi-z O(L) O(L) otB13 ADDR4 ADDR4 Hi-z O(L) O(L) otD13 ADDR5 ADDR5 Hi-z O(L) O(L) otA13 ADDR6 ADDR6 Hi-z O(L) O(L) otC12 ADDR7 ADDR7 Hi-z O(L) O(L) otB12 ADDR8 ADDR8 Hi-z O(L) O(L) otG12 ADDR9 ADDR9 Hi-z O(L) O(L) otA12 VSSMOP VSSMOP P P P s3oE11 VDDMOP VDDMOP P P P d3oD12 ADDR10 ADDR10 Hi-z O(L) O(L) otE12 ADDR11 ADDR11 Hi-z O(L) O(L) otD11 VDDi VDDi P P P d1c

F11 VSSi VSSi P P P s3iB11 ADDR12 ADDR12 Hi-z O(L) O(L) otA11 ADDR13 ADDR13 Hi-z O(L) O(L) otC11 ADDR14 ADDR14 Hi-z O(L) O(L) otG11 ADDR15 ADDR15 Hi-z O(L) O(L) otA10 ADDR16/GPA1 ADDR16 Hi-z O(L)/– O(L) otB10 ADDR17/GPA2 ADDR17 Hi-z O(L)/– O(L) otC10 VSSMOP VSSMOP P P P s3oE10 ADDR18/GPA3 ADDR18 Hi-z/– O(L) O(L) otD10 ADDR19/GPA4 ADDR19 Hi-z/– O(L) O(L) otF10 ADDR20/GPA5 ADDR20 Hi-z/– O(L) O(L) otA9 ADDR21/GPA6 ADDR21 Hi-z/– O(L) O(L) otD9 ADDR22/GPA7 ADDR22 Hi-z/– O(L) O(L) otE9 ADDR23/GPA8 ADDR23 Hi-z/– O(L) O(L) otB9 ADDR24/GPA9 ADDR24 Hi-z/– O(L) O(L) otC9 ADDR25/GPA10 ADDR25 Hi-z/– O(L) O(L) otE8 ADDR26/GPA11 ADDR26 Hi-z/– O(L) O(L) otC8 VDDi VDDi P P P d1cF9 VSSi VSSi P P P s3iD8 VDDMOP VDDMOP P P P d3oG9 VSSMOP VSSMOP P P P s3oB8 DATA0 DATA0 Hi-z Hi-z Hi-z t12A8 DATA1 DATA1 Hi-z Hi-z Hi-z t12D7 DATA2 DATA2 Hi-z Hi-z Hi-z t12E7 DATA3 DATA3 Hi-z Hi-z Hi-z t12C7 DATA4 DATA4 Hi-z Hi-z Hi-z t12B7 DATA5 DATA5 Hi-z Hi-z Hi-z t12A7 DATA6 DATA6 Hi-z Hi-z Hi-z t12C6 DATA7 DATA7 Hi-z Hi-z Hi-z t12A6 VDDMOP VDDMOP P P P d3oF8 VSSMOP VSSMOP P P P s3oF7 DATA8 DATA8 Hi-z Hi-z Hi-z t12B6 DATA9 DATA9 Hi-z Hi-z Hi-z t12D6 DATA10 DATA10 Hi-z Hi-z Hi-z t12A5 DATA11 DATA11 Hi-z Hi-z Hi-z t12C5 DATA12 DATA12 Hi-z Hi-z Hi-z t12B5 DATA13 DATA13 Hi-z Hi-z Hi-z t12D5 DATA14 DATA14 Hi-z Hi-z Hi-z t12A4 DATA15 DATA15 Hi-z Hi-z Hi-z t12B4 VDDMOP VDDMOP P P P d3oE6 VSSMOP VSSMOP P P P s3oC4 VDDi VDDi P P P d1cF6 VSSi VSSi P P P s3iA3 DATA16 DATA16 Hi-z Hi-z Hi-z t12

B3 DATA17 DATA17 Hi-z Hi-z Hi-z t12A2 DATA18 DATA18 Hi-z Hi-z Hi-z t12A1 DATA19 DATA19 Hi-z Hi-z Hi-z t12B2 DATA20 DATA20 Hi-z Hi-z Hi-z t12

注意：1．@BUS REQ表示处于外部总线控制状态，即总线被其他总线所有者占用。2．“－”标记表示在BUS REQ 模式中引脚没有变化。3．Hi－z或 Pre表示高阻状态或保持之前的状态，究竟是哪一个由 MISCCR寄存器的

设置决定；4．AI/AO表示模拟输入/模拟输出。5．P,I 和 O 分别表示电源，输入和输出6．I/O状态@nRESET表示 I/O 脚在复位脚 nRESET 处于低电平下的状态，如下图所

示：

7．下表表示了 I/O 口的类型及描述 I/O 类型描述d1i(vdd1ih),s3i(vss3i) 内部逻辑电压：1.8V VDD/VSS

d1c(vdd1ih_core),s3i(vss3i) 无输入驱动的内部逻辑电压：1.8V VDD/VSS

d3o（vdd3op），s3o（vss3o

p）

外部逻辑电压：3.3V VDD/VSS

d3t（vdd3t_abb），s3t（vss3

t_abb）

模拟电路电压：3.3V VDD/VSS

is(phis) 输入引脚，LVCMOS施密特出发电平us(pbusb) USB 引脚ot(phot8) 输出引脚，三态，输出电流 IO 为 8mA

b8(phob8) 输出引脚，输出电流为 8mA

t16（phot16sm）输出引脚，三态，中等回转率，输出电流 IO 为16mA

r10（phiar10_abb）具有 10欧姆电阻的模拟输入引脚ia（phia_abb）模拟输入引脚gp（phgpad_option）模拟信号引脚m26（phsoscm26）带有使能和反馈电阻的振荡器单元t6（phtbsu100ct6sm）双向引脚，具有 5V耐压的 LVCMOS施密特触发

器，具有可控的 100Kohm 的上拉电阻，三态，输

出电流 6mA

t8（phbsu100ct8sm）双向引脚，LVCMOS施密特触发器，具有可控的

100K欧姆的上拉电阻，三态，输出电流 8mA

t12（phbsu100ct12sm）双向引脚，LVCMOS施密特触发器，具有可控的

100K欧姆的上拉电阻，三态，输出电流为 12mA

d8（phbsu100cd8sm）双向引脚，LVCMOS施密特触发器，具有可控的

100K欧姆的上拉电阻，集电极开路，输出电流8mA

表 1－3 S3C2410X 信号描述

信号 I/O 描述总线控制器OM[1：0] I OM[1:0]在产品测试时可以将 S3C2410X 置于测速模式下。

它还决定 Ngcs0

使能区域的总线宽度。接在该引脚上的上拉或下拉电阻决定了

它在复位期间的逻辑电平 :00:Nand － boot 01:16bit

10:32bit 11:Test modeADDR[26:0] O ADDR[26:0](地址总线)输出对应 bank区内的要访问的地址DATA[31:0] IO DATA[31:0](数据总线)在读取存储器时从该总线输入数据，

在写存储器时输出数据。该总线的宽度可以通过编程设定在

8/16/32 位。nGCS[7:0] O nGCS[7:0](通用片选)当要访问的地址位于某个 bank区内，

那么该 bank 对应的片选就会被激活。操作周期和 bank 的大

小时可编程的。nWE O nWE(写使能)表示当前总线周期时一个写周期nOE O nOE（Output Enable）表示当前总线周期时一个读周期nXBREQ I (总线占用请求)允许其他需要占用总线的设备请求当地总线的

控制权。BACK 有效时表示总线控制被承认了nXBACK O （总线占用应答）表示 S3C2410X 同意交出当地总线的控制

权给总线的请求者。nWAIT I nWAIT信号要求延长总线周期，只要 nWAIT 是低电平，当前

总线周期就没有结束。如果 nWAIT信号没有在你的系统中使

用，必须用一个上拉电阻接在 nWAIT 引脚上。SDRAM/SRAMnSRAS O SDRAM 行地址使能nSCRS O SDRAM 列地址使能nSCS[1:0] O SDRAM 片选DQM[3:0] O SDRAM 数据屏蔽SCLK[1:0] O SDRAM 时钟SCKE O SDRAM 时钟使能nBE[3:0] O 高字节/低字节使能（在 16 位 SDRAM 中使用）nWBE[3:0] O 写字节使能NAND FlashCLE O 命令锁存使能ALE O 地址锁存使能nFCE O NAND Flash 片选使能nFRE O NAND Flash 读使能nFWE O NAND Flash 写使能NCON I NAND Flash 配置，如果没有使用 NAND Flash 控制器，它

必须接一个上拉电阻。R/nB I NAND Flash 准备好/忙。如果没有使用 NAND Flash 控制

器，它必须接一个上拉电阻。LCD 控制器单元VD[23:0] O STN/TFT/SEC TFT:LCD 数据总线LCD_PWREN O STN/TFT/SEC TFT:LCD 屏电源使能控制信号VCLK O STN/TFT: LCD 时钟信号VFRAME O STN:LCD zheng信号VLINE O STN:LCD 线信号VM O STN/VM改变行和列电压的极性VSYNC O TFT:垂直同步信号HSYNC O TFT:水平同步信号VDEN O TFT:数据使能信号LEND O TFT:线结束信号STV O SEC TFT:SEC(Samsung Electronics Company)TFT LCD

屏控制信号CPV O SEC TFT:SEC(Samsung Electronics Company)TFT LCD

屏控制信号LCD_HCLK O SEC TFT:SEC(Samsung Electronics Company)TFT LCD

屏控制信号TP O SEC TFT:SEC(Samsung Electronics Company)TFT LCD

屏控制信号STH O SEC TFT:SEC(Samsung Electronics Company)TFT LCD

屏控制信号LCDVF[2:0] O SEC TFT:特殊 TFT LCD（OE/REV/REVB）的时序控制信号中断控制单元EINT[23:0] I 外部中断请求DMAnXDREQ[1:0] I 外部 DMA 请求nXDACK[1：0] O 外部 DMA 应答异步串行口RxD[2:0] I 异步串行口接收数据输入TxD[2:0] O 异步串行口发送数据输出nCTS[1:0] I 输入信号，被清零时，发送数据nRTS[1:0] O 输出信号，请求发送

UEXTCLK I 异步串行口时钟信号ADCAIN[7:0] AI ADC输入信号[7:0].如果不使用，该引脚接地Vref AI ADC参考电压IIC 总线IICSDA IO IIC 总线数据IICSCL IO IIC 总线时钟IIS 总线I2SLRCK IO IIS 总线通道选择时钟I2SSDO O IIS 总线串行数据输出I2SSDI I IIS 总线串行数据输入I2SSCLK IO IIS 总线串行时钟CDCLK O CODEC 系统时钟触摸屏nXPON O X轴正端开关控制信号XMON O X轴负端开关控制信号nYPON O Y轴正端开关控制信号YMON O Y轴负端开关控制信号

USB 主设备DN[1:0] IO USB 主设备的 DATA(-)信号（需接下拉电阻 15K）DP[1:0] IO USB 主设备的 DATA(+)信号（需接下拉电阻 15K）USB 从设备PDN0 IO USB 从设备的 DATA(-)信号（需接下拉电阻 470K）PDP0 IO USB 从设备的 DATA(＋)信号（需接下拉电阻 1.5K）SPISPIMISO[1:0] IO 当 SPI 配置为总线上的主设备，SPIMISO 是主设备的数据输

入线。如果 SPI 配置为总线上的从设备，则成为从设备的输出

线。PIMOSI[1:0] IO 当 SPI 配置为总线上的主设备，SPIMISO 是主设备的数据输

出线。如果 SPI 配置为总线上的从设备，则成为从设备的输入

线。SPICLK[1:0] IO SPI 时钟nSS[1:0] I SPI 片选（针对从设备模式）SDSDDAT[3:0] IO SD 接收/发送数据

SDCMD IO SD 接收回应/发送名令SDCLK O SD 时钟General PortGPn[116:0] IO 通用输入/输出端口（其中一些只能用作输出）TIMMER/PWMTOUT[3:0] O 定时器输出[3：0]

TCLK[1:0] I 外部定时器时钟输入JTAG TEST LOGICnTRST I nTRST（TAP 控制器复位）开始时复位 TAP 控制器。如果使

用调试器，需要连接一个 10K 的上拉电阻。如果不使用调试

器，nTRST 引脚必须输入一个低电平脉冲（一般连接到

nRESET）。TMS I TMS(TAP 控制器模式选择)控制 TAP 控制器状态序列。TMS

引脚需要连接一个 10K 的上拉电阻。TCK I TCK（TAP 控制器时钟）为 JTAG 逻辑提供时钟输入。TCK 引

脚需要连接一个 10K 的上拉电阻。TDI I TDI（TAP 控制器数据输入）测试指令和数据串行输入。TDI

引脚需要连接一个 10K 的上拉电阻。TDO O TDO（TAP 控制器数据输出）测试指令和数据的串行输出。Reset，Clock&Power

nRESET ST nRESET信号将挂起任何操作，并将 S3C2410X 带入一个可

知的复位状态。一个有效的复位信号，必须是在处理器电源稳

定之后，将 nRESET保持低电平至少 4 个 FCLK 的时间。nRSTOUT O 外部设备复位控制

（nRSTOUT=nRESET&nWDTRST&SW_RESET）PWREN O 2.0V 内核电压开关控制信号nBATT_FLT I 电池状态探测器（不能够在掉电模式下，因电量低而唤醒处

理器）如果它不使用，必须接高电平（3.3V）

OM[3;2] I OM[3:2]决定采用哪种时钟。OM[3:2]=00b，晶振用于 MPLLCLK 时钟源和 UPLLCLK 时

钟源。OM[3:2]=01b，晶振用于 MPLLCLK 时钟源，EXTCLK 用于

UPLLCLK 时钟源。

OM[3:2]=10b，EXTCKL 用于 MPLLCLK 时钟源OM[3:2]=11b ， EXTCLK 用于 MPLLCLK 时钟源和

UPLLCLK 时钟源EXTCLK I 外部时钟源

OM[3:2]=00b，EXTCKL 用于 UPLLCLK 时钟源OM[3:2]=10b，EXTCKL 用于 MPLLCLK 时钟源,晶振用于

UPLLCLK 时钟源OM[3:2]=11b，EXTCLK 用于 MPLL CLK 时钟源和 UPLL

CLK 时钟源。如果它不使用，必须接高电平（3.3V）XTIpll AI 内部振荡电路的晶振输入

OM[3:2]=00b ，用于 MPLLCLK 时钟源和 UPLLCLK 时钟

源。OM[3:2]=01b，用于 MPLLCLK 时钟源OM[3:2]=10b，用于 UPLLCLK 时钟源。如果它不使用，XTIpll必须接高电平（3.3V）

XTOpll AO 内部振荡电路的晶振输出

OM[3:2]=00b ，用于 MPLLCLK 时钟源和 UPLLCLK 时钟

源。OM[3:2]=01b，用于 MPLLCLK 时钟源OM[3:2]=10b，用于 UPLLCLK 时钟源。如果它不使用，必须浮空

MPLLCAP AI 主时钟环路过滤电容UPLLCAP AI USB 时钟循环过滤电容XTlrtc AI 32.768kHz 的 RTC晶振输入。如果不被使用，必须接高电平

（RTCVDD=1.8V

XTOrtc AO 32.768kHz 的 RTC晶振输出。如果不使用它必须设为悬空CLKOUT[1:0] O 时钟输出信号。MISCCR寄存器的 CLKSEL域设定了时钟输出

的模式，包括：MPLL CLK,UPLL CLK,FCLK,HCLK 和 PCLK.PowerVDDalive P S3C2410X复位电路和端口状态寄存器电源（1.8V）无论是

正常模式还是掉电模式它都应该始终提供电源VDDi/VDDiam P S3C2410X 的 CPU 内核逻辑电源（1.8V）VSSi/VSSiarm P S3C2410X 内核逻辑 VSS

VDDi_MPLL P S3C2410XMPLL 模拟和数字 VDD(1.8V)

VSSi_MPLL P S3C2410XMPLL 模拟和数字 VSS.

VDDOP P S3C2410X(I/O)口 VDD(3.3V)

VDDMOP P S3C2410X 存储器 I/O VDD

3.3V：SCLK 最高 100MHZ

VSSMOP P S3C2410X 存储器 I/O VSSVSSOP P S3C2410X I/O 口 VSS

RTCVDD P S3C2410XRTC VDD(1.8V,不支持 3.3V)如果 RTC不使用它

必须连接到电源VDDi_UPLL P S3C2410X UPLL 模拟和数字 VDD（1.8V）VSSi_UPLL P S3C2410X UPLL 模拟和数字 VSS

VDDA_ADC P S3C2410X ADC VDD(3.3V)VSSA_ADC P S3C2410X ADC VSS

表 1-4 S3C2410X 特殊功能寄存器

存储器名地址(大端) 地址 ( 小

端)

Acc.单元读/写功能

存储器控制BWSCON 0X480000

00

W R/W

总线宽度和等待控

制BANKCON0 0X480000

04Boot ROM 控制

BANKCON1 0X48000008

BANK1 控制BANKCON2 0X480000

0CBANK2 控制

BANKCON3 0X48000010


14BANK4 控制

BANKCON5 0X48000018


1CBANK6 控制

BANKCON7 0X48000020

BANK7 控制REFRESH 0X480000

24DRAM/SDRAM 刷

新控制BANKSIZE 0X480000

28存储器大小

MRSRB6 0X4800002C

SDRAM 的模式设置

寄存器MRSRB7 0X480000

30SDRAM 的模式设置

寄存器USB 主设备控制器HcRevishion 0X490000

00

W

控制和状态组HcControl 0X490000

04HcCommonStatus

0X49000008

HclnterruptStatus

0X4900000C

HclnterruptEnable

0X49000010

HcInterruptDisbale

0X49000014

HcHCCA 0X49000018 存储器指针组

HcPeriodCuttentED

0X4900001C

HcControlHeadED

0X49000020

HcControlCurrentED

0X49000024

HcBulkHeadED 0X49000028

HcBulkCurrentED

0X4900002C

HcDoneHead 0X49000030

HcRmInterval 0X49000034 zhen 计数器组

HcFmNumber 0X49000038

HcFmNumber 0X4900003C

HcPeriodicStart 0X49000040

HcLSThreshold 0X49000044 根Hub组

HcRhDescriptorA

0X49000048

HcRhDescriptorB

0X4900004C

HcRhStatus 0X49000050

HcRhPortStatus1

0X49000054

HcRhPortStatus2

0X49000058

中断控制器SRCPND 0X4A0000

00 W R/W 中断请求状态

INTMOD 0X4A000004

W 中断模式控制

INTMSK 0X4A000008

R/W 中断屏蔽控制PRIORITY 0X4A0000

0CW IRQ优先级控制

INTPND 0X4A000010

R/W 中断请求状态INTOFFSET 0X4A0000

14R 中断请求源偏移

SUBSRCPND 0X4A000018

R/W 次级中断源请求INTSUBMSK 0X4A0000

1CR/W 次级中断屏蔽

DMADISRC0 0X4B0000

00 W R/W DMA0传输初始源

DISRCC0 0X4B000004

DMA0 传输初始源

控制DIDST0 0X4B0000

08DMA0 传输初始目

的地DIDSTC0 0X4B0000

0CDMA0 传输初始目

的地控制DCON0 0X4B0000

10DMA0 控制

DSTAT0 0X4B0000 R DMA0传输计数

14DCSRC0 0X4B0000

18DMA0传输当前源

DCDST0 0X4B00001C

DMA0 传输当前目

的地DMASKTRIG0 0X4B0000

20 W R/W DMA0 屏蔽触发器

DISRC1 0X4B000040

DMA1传输初始源DISRCC1 0X4B0000

44DMA1 传输初始源


48DMA1初始目的地

DIDSTC1 0X4B00004C

W DMA1 初始目的地

控制DCON1 0X4B0000

50DMA1 控制

DSTAT1 0X4B000054

R DMA1传输计数DCSRC1 0X4B0000


DCDST1 0X4B00005C



60R/W DMA1 屏蔽触发器

DISRC2 0X4B000080

DMA2传输初始源DISRCC2 0X4B0000

84DMA2 传输初始源


88DMA2初始目的地

DIDSTC2 0X4B00008C

DMA2 初始目的地


90DMA2 控制

DSTAT2 0X4B000094



DCDST2 0X4B00009C



A0R/W DMA2 屏蔽触发器

DISRC3 0X4B0000C0 R/W

DMA3传输初始源

DISRCC3 0X4B0000C4

DMA3 传输初始源


C8DMA3初始目的地

DIDSTC3 0X4B0000CC

DMA3 初始目的地


D0DMA3 控制

DSTAT3 0X4B0000D4


D8DMA3传输当前源

DCDST3 0X4B0000DC



E0R/W DMA3 屏蔽触发器

时钟和电源管理LOCKITME 0X4C0000

00 W R/W PLL锁定时间计数器

MPLLCON 0X4C000004

MPLL 控制UPLLCON 0X4C0000

08UPLL 控制

CLKCON 0X4C00000C

时钟生成控制CLKSLOW 0X4C0000

10慢时钟控制

CLKDIVN 0X4C000014

时钟除法器控制

LCD 控制器LCDCON1 0X4D0000

00 W R/W LCD 控制 1

LCDCON2 0X4D000004

LCD 控制 2

LCDCON3 0X4D000008

LCD 控制 3

LCDCON4 0X4D00000C

LCD 控制 4

LCDCON5 0X4D000010

LCD 控制 5

LCDSADDR1 0X4D000014

STN/TFT ：帧缓冲

区起始地址 1

LCDSADDR2 0X4D000018

STN/TFT ：帧缓冲

区起始地址 2

LCDSADDR3 0X4D00001C

STN/TFT ：虚拟屏

地址设置

REDLUT 0X4D000020

STN:红色查找表GREENLUT 0X4D0000

24STN:绿色查找表

BLUELUT 0X4D000028

STN：蓝色查找表DITHMODE 0X4D0000

4CSTN：抖动模式

TPAL 0X4D000050

TFT:临时调色板LCDINTPND 0X4D0000

54LCD 中断请求

LCDSRCPND 0X4D000058

LCD 中断源LCDINTMSK 0X4D0000

5CLCD 中断屏蔽

LPCSEL 0X4D000060

LPC3600 控制NAND FLASHNFCONF 0X4E0000

00 W R/W NAND FLASH 配置

NFCMD 0X4E000004

NAND FLASH命令NFADDR 0X4E0000

08NAND FLASH 地址

NFDATA 0X4E00000C

NAND FLASH 数据NFSTAT 0X4E0000

10R NAND FLASH 工作

状态NFECC 0X4E0000

14R/W NAND FLASH ECC

串行口ULCON0 0X500000

00

WR/W 串口 0 线控制

UCON0 0X50000004

串口 0 控制UFCON0 0X500000

08串口 0 FIFO 控制

UMCON0 0X5000000C

R/W 串口 0 Modem 控

制UTRSTAT0 0X500000

10 R 串口 0 发送/接收控

制UERSTAT0 0X500000

14串口 0 接收错误状

态UFSTAT0 0X500000

18串口 0 FIFO状态

UMSTAT0 0X5000001C

串口 0 Modem 状

态UTXH0 0X500000 0X50000 B W 串口 0 发送保持

23 020URXH0 0X500000

270X50000024

R 串口 0 接收缓冲区UBRDIV0 0X500000

28 W R/W 串口 0波特率除数

ULCON1 0X50004000

W

R/W 串口 1 线控制UCON1 0X500040

04串口 1 控制

UFCON1 0X50004008

串口 1 FIFO 控制UMCON1 0X500040

0C串口 1 Modem 控

制UTRSTAT1 0X500040

10R 串口 1 发送/接收控

制UERSTAT1 0X500040

14串口 1 接收错误状

态UFSTAT1 0X500040


UMSTAT1 0X5000401C

串口 1 Modem 状

态

UTXH1 0X50004023

0X50004020

W 串口 1 发送保持URXH1 0X500040

270X50004024

R 串口 1 接收缓冲区UBRDIV1 0X500040

28 R/W 串口 1波特率除数

ULCON2 0X50008000

R/W 串口 2 线控制UCON2 0X500080

04串口 2 控制

UFCON2 0X50008008

串口 2 FIFO 控制UTRSTAT2 0X500080

10R 串口 2 Tx/Rx 状态

UERSTAT2 0X50008014

串口 2 Rx错误状态UFSTAT2 0X500080


UTXH2 0X50008023

0X50008020

B W 串口 2传送保留URXH2 0X500080

270X50008024

R 串口 2 接收缓冲器UBRDIV2 0X500080

28 W R/W 串口 2波特率除数

PWM 定时器TCFG0 0X510000

00 R/W 定时器配置

TCFG1 0X51000004

定时器配置

W

TCON 0X51000008

定时器控制TCNTB0 0X510000

0C定时器计数缓冲区 0

TCMPB0 0X51000010

定时器比较缓冲区 0

TCNTO0 0X51000014

R 定时器观察缓冲区 0

TCNTB1 0X51000018

R/W 定时器计数缓冲区 1

TCMPB1 0X5100001C


TCNTO1 0X51000020

R 定时器计数观察区 1

TCNTB2 0X51000024


TCMPB2 0X51000028


TCNTO2 0X5100002C


TCNTB3 0X51000030


TCMPB3 0X51000034


TCNTO3 0X51000038


TCNTB4 0X5100003C


TCNTO4 0X510000 R 定时器计数观察区 4

40

USB 从设备FUNC_ADDR_REG

0X52000143

0X52000140

B R/W 功能地址PWR_REG 0X520001

470X52000144

电源管理EP_INT_REG 0X520001

4B0X52000148

EP 中断请求和清除USB_INT_REG 0X520001

5B0X52000158

USB 中断请求和清

理EP_INT_EN_REG 0X520001

5F0X5200015C

中断使能USB_INT_EN_REG

0X5200016F

0X5200016C

中断使能FRAME_NUM1_REG

0X52000173

0X52000170

R 帧编号的低位字节INDEX_REG 0X520001

7B0X52000178

R/W 寄存器索引EP0_CSR 0X520001

870X52000184

端点 0Endpoint0

状态IN_CSR1_REG 0X520001

870X52000184

输入(in)端点状态控

制IN_CSR2_REG 0X520001

8B0X52000188

输入(in)端点状态控

制MAXP_REG 0X520001

830X52000180

端点传输最大包OUT_CSR1_REG

0X52000193

0X52000190

输出端点状态控制OUT_CSR2_REG

0X52000197

0X52000194

输出端点状态控制OUT_FIFO_CNT1_REG

0X5200019B

0X52000198

R 输出端点写入计数

器OUT_FIFO_CNT2_REG

0X5200019F

0X5200019C

输出端点写入计数

器EP0_FIFO 0X520001

C30X520001C0

R/W 端点 0 FIFO

EP1_FIFO 0X520001C7

0X520001C4

端点 1 FIFO

EP2_FIFO 0X520001CB

0X520001C8

端点 2 FIFO

EP3_FIFO 0X520001CF

0X520001CC

端点 3 FIFO

EP4_FIFO 0X520001D3

0X520001D0

端点 4 FIFO

EP1_DMA_CON 0X52000203

0X52000200

EP1 DMA 接口控制EP1_DMA_UNIT 0X520002

070X52000204

EP1 DMA 发送单元

计数EP1_DMA_FIFO 0X520002

0B0X52000208

EP1 DMA 发送

FIFO 计数器EP1_DMA_TTC_L

0X5200020F

0X5200020C

EP1 DMA 发送计数

器低字节EP1_DMA_TTC_M

0X52000213

0X52000210


器中字节EP1_DMA_TTC_H

0X52000217

0X52000214


器高字节EP2_DMA_CON 0X520002

1B0X52000218

B R/W EP2 DMA 接口控制EP2_DMA_UNIT 0X520002

1F0X5200021C



230X52000220

EP2 DMA 发送

FIFO 计数器EP2_DMA_TTC_L

0X52000227

0X52000224


器低字节

EP2_DMA_TTC_M

0X5200022B

0X52000228



0X5200022F

0X5200022C



430X52000240

EP3 DMA 接口控制EP3_DMA_UNIT 0X520002

470X52000244



4B0X52000248

EP3 DMA 发送

FIFO 计数EP3_DMA_TTC_L

0X5200024F

0X5200024C



0X52000253

0X52000250



0X52000257

0X52000254



5B0X52000258

EP4 DMA 接口控制

EP4_DMA_UNIT 0X5200025F

0X5200025C



630X52000260

EP4 DMA 发送

FIFO 计数EP4_DMA_TTC_L

0X52000267

0X52000264



0X5200026B

0X52000268



0X5200026F

0X5200026C


器高字节看门狗定时器WTCON 0X530000

00 W

R/W看门狗定时器模式

WTDAT 0X53000004

看门狗定时器数据WTCNT 0X530000

08看门狗定时器计数

IICIICCON 0X540000

00 W R/W IIC 控制

IICSTAT 0X54000004

IIC状态IICADD 0X540000

08IIC 地址

IICDS 0X5400000C

IIC 数据移位IISIISCON 0X5500000

0,020X55000000

HW,W

R/W

IIS 控制IISMOD 0X5500000

4,060X55000004

HW,W IIS 模式IIDPSR 0X5500000

8,0A0X55000008

HW,W IIS预分频IISFCON 0X5500000

C,0E0X5500000C

HW,W IIS FIFO 控制IISFIFO 0X5500001

20X55000010

HW IIS FIFO 入口

I/O 口GPACON 0X560000

00 W R/W 端口 A 控制

GPADAT 0X56000004

端口 A 数据GPBCON 0X560000

10端口 B 控制

GPBDAT 0X56000014

端口 B 数据GPBUP 0X560000

18端口 B 上拉控制

GPCCON 0X56000020

端口 C 控制GPCDAT 0X560000

24端口 C 数据

GPCUP 0X56000028

端口 C 上拉控制GPDCON 0X560000

30端口 D 控制

GPDDA1T 0X56000034

端口 D 数据GPDUP 0X560000

38端口 D 上拉控制

GPECON 0X56000040

端口 E 控制GPEDAT 0X560000

44端口 E 数据

GPEUP 0X56000048

端口 E 上拉控制GPFCON 0X560000

50端口 F 控制

GPFDAT 0X56000054

端口 F 数据GPFUP 0X560000

58端口 F 上拉控制

GPGCON 0X56000060

端口 G 控制GPGDAT 0X560000

64端口 G 数据

GPGUP 0X560000 端口 G 上拉控制

68GPHCON 0X560000

70端口 H 控制

GPHDAT 0X56000074

端口 H 数据GPHUP 0X560000

78端口 H 上拉控制

MISCCR 0X56000080

多种控制DCLKCON 0X560000

84 W DCLK0/1 控制

EXTINT0 0X56000088

外中断控制寄存器 0

EXTINT1 0X5600008C


EXTINT2 0X56000090


EINTFLT0 0X56000094

保留EINTFLT1 0X560000

98保留

EINTFLT2 0X5600009C

外部中断滤波控制

寄存器 2

EINTFLT3 0X560000A0

外部中断滤波控制

寄存器 3

EINTMASK 0X560000A4

外部中断屏蔽EINTPEND 0X560000

A8外部中断请求

GSTATUS0 0X560000AC

外部引脚状态GSTATUS1 0X560000

B0外部引脚状态

RTCRTCCON 0X570000

43 B R/W RTC 控制

TICNT 0X57000047

0X57000044

节拍计时RTCALM 0X570000

530X57000050

RTC警报控制ALMSEC 0X570000

570X57000054

警报时间之秒ALMMIN 0X570000

5B0X57000058

警报时间之分ALMHOUR 0X570000

5F0X5700005C

警报时间之时ALMDATE 0X570000

630X57000060

警报时间之日期ALMMON 0X570000

670X57000064

警报时间之月ALMYEAR 0X570000

6B0X57000068

警报时间之年RTCRST 0X570000

6F0X5700006C

RTC循环复位

BCDSEC 0X57000073

0X57000070

R/W BCD 时间之秒BCDMIN 0X570000

770X57000074

BCD 时间之分BCDHOUR 0X570000

7B0X57000078

BCD 时间之小时BCDDATE 0X570000

7F0X5700007C

BCD 时间之日BCDDAY 0X570000

830X57000080

BCD 时间之星期BCDMON 0X570000

870X57000084

BCD 时间之月BCDYEAR 0X570000

8B0X57000088

BCD 时间之年

A/D 转换器ADCCON 0X580000

00 W R/W ADC 控制

ADCTSC 0X58000004

ADC 触摸屏控制ADCDLY 0X580000

08ADC 起始或间隔延

迟ADCDAT0 0X580000

0CR ADC转换数据

ADCDAT1 0X58000010

ADC转换数据SPI

SPCON0,1 0X59000000,20

W R/W SPI 控制SPSTA0,1 0X5900000

4,24R SPI状态

SPPIN0,1 0X59000008,28

R/W SPI 引脚控制SPPREO,1 0X5900000

C,2CSPI波特率预分频器

SPTDAT0,1 0X59000010,30

SPI 发送数据SPRDAT0,1 0X5900001

4,34R SPI 接收数据

SD 接口SDICON 0X5A00000

0 W R/W SDI 控制

SDIPRE 0X5A000004

SDI波特率预分频器SDICmdArg 0X5A00000

8SDI命令参数

SDICmdCon 0X5A00000C

SDI命令控制SDICmdSta 0X5A00001

0R/(C) SDI命令状态

SDIRSP0 0X5A000014

R SDI 响应SDIRSP1 0X5A00001

8SDI 响应

SDIRSP2 0X5A00001C

SDI 响应SDIRSP3 0X5A00002

0SDI 响应

SDIDTimer 0X5A000024

R/W SDI 数据/忙定时器SDIBSize 0X5A00002

8SDI块大小

SDIDatCon 0X5A00002C

SDI 数据控制SDIDatCnt 0X5A00003

0R SDI剩余数据计数器

SDIDatSta 0X5A000034

R/(C) SDI 数据状态SDIFSTA 0X5A00003

8R SDI FIFO状态

SDIDAT 0X5A00003F

0X5A00003C

B R/W SDI 数据SDIlntMsk 0X5A00004

0 W SDI 中断屏蔽

S3C2410X 特殊功能寄存器有关注意事项：1．在小端模式下，必须用小端地址；在大端模式下，必须用大端模式地址。2．特殊功能寄存器必须按照推荐的方式进行访问。3．除 ADC,RTC,UART寄存器外，其他所有寄存器在大/小端模式下必须按照字（32

位）方式进行读/写。

4．对 ADC,RTC,UART寄存器进行读写时，必须注意使用的大/小端模式。5．W:32 位寄存器，必须用 LDR/STR 指令或整型数指针进行访问； HW:16 位寄存器，必须用 LDRH/STRH或短整型指针进行访问； B：8 位寄存器，必须用 LDRB/STRB或字符型指针进行访问。

第二章处理器工作模式

2.1 概述................................................................................46

2.2 处理器工作状态................................................................46

2.3 切换状态.........................................................................47

2.4 指令长度.........................................................................48

2.5 操作模式.........................................................................48

2.6 寄存器.............................................................................49

2.7程序寄存器状态................................................................51

2.8 异常................................................................................53

2.1 概述 S3C2410X 采用了非常先进的 ARM920T 内核，这种内核由 ARM(Advancd RISC

Machines)公司研制。

2.2 处理器工作状态从程序员的角度上看，ARM920T 有两种工作状态： ARM状态：执行 32 位字对齐的 ARM 指令。

THUMB状态：执行 16 位半字对齐的 THUMB 指令。在这种状态下，PC寄存器的

第一位用来选择一个字的哪个半字。注意：这两种工作状态的转换不影响处理器模式或寄存器内容。

2.3 切换状态进入 THUMB 状态：进入 THUMB状态，可以通过执行 BX 指令，同时将操作数寄存器的状态位（0

位）置 1 来实现。如果处理器在处于 THUMB 状态时进入异常（ IRQ,FIQ,UNDEF,ABORT,SWI

etc），则当从异常返回时将自动进入 THUMB状态。进入 ARM 状态：进入 ARM状态发生在：执行 BX 指令，且操作数寄存器的状态位清 0。处理器进入异常（IRQ,FIQ,RESET,UNDEF,ABORT,SWI etc.）时，PC寄存

器位于异常模式的链接寄存器中，并从异常向量地址处开始执行。存储空间的格式：

ARM920 将存储器视为从 0 开始由字节组成的线性集合，字节 0 到 3保存了第一

个字，字节 4 到 7保存第二个字，依此类推，ARM920T 对存储的字，可以按照小端

(Little Endian)或大端（Big endian）的方式对待。大端格式：在这种格式中,字数据的高字节存储在低地址中，而字数据的低字节则存放在高地

址中，如图 2－1 所示：存储器的字节 0放在 31 到 24 位上。

图 2－1 以大端格式存储字小端格式：在这种模式中，字数据的高字节放在高地址上，字数据的低字节放在低地址上。如

图 2－2 所示：

图 2－2 以小端模式存储的字

2.4 指令长度指令可以是 32 位长度（在ARM状态下）或 16 位长度(在 THUMB状态)。数据类型： ARM920T 支持字节（8 位），半字(16 位)和字(32 位)数据类型。字必须按照 4 字节对齐，半字必须按照 2 字节对齐。

2.5 操作模式ARM920T 支持 7 种操作模式：用户模式(USER 模式)，运行应用的普通模式；快速中断模式(FIQ 模式)，用于支持数据传输或通道处理；中断模式(IRQ 模式)，用于普通中断处理。

超级用户模式（SVC 模式），操作系统的保护模式异常中断模式（ABT 模式），输入数据后登入或预取异常中断模式系统模式（SYS 模式），是操作系统使用的一个有特权的用户模式未定义模式(UND 模式)，执行了未定义指令时进入该模式

外部中断，异常操作或软件控制都可以改变中断模式。大多数应用程序都是在用户

模下进行。进入特权模式是为了处理中断或异常请求或操作保护资源服务的。

2.6 寄存器ARM 共有 37 个 32 位的寄存器，其中 31 个是通用寄存器，6 个是状态寄存器。但

在同一时间，对程序员来说并不是所有的寄存器都可见。在某一时刻存储器是否可见

（可被访问），是由处理器当前的工作状态和工作模式决定的。ARM 状态寄存器：在ARM状态下，任何时刻都可以看到 16 个通用寄存器，1 个或 2 个状态寄存器。

在特权模式(非用户模式)下会切换到具体模式下的寄存器组，其中包括模式专用的私有

（banked）寄存器。图 2－3 显示了在每个模式下哪种寄存器是可见的：私有寄存器

上都有一个黑三角标记。

ARM状态寄存器系列中含有 16 个直接操作寄存器：R0 到 R15。除了 R15 外其他

的都是通用寄存器，可用来存放地址或数据值。除此之外，实际上有 17 个寄存器用来

存放状态信息。具体说明如下：寄存器 14：专职持有返回点的地址，在系统执行一条“跳转并链接(link)”（BL）

指令的时候，R14 将收到一个 R15 的拷贝。其他的时候，它可以用做一个通用寄

存器。相应的它在其他模式下的私有寄存器

R14_svc，R14_irq，R14_fiq，R14_abt，R14_und 都同样用来保存在中断或

异常发生时，或是在中断和异常中执行了 BL 指令时，R15 的返回值。寄存器 15 ：是程序计数器（ PC ） .在 ARM 状态下， R15 的 bits[1:0] 为

0，bits[31:2]保存了 PC 的值。在 THUMB状态下，bits[0]为 0 同时 bits[31:1]

保存了 PC值。寄存器 16：是 CPSR（当前程序状态寄存器），用来保存当前代码标志和当前处

理器模式位。FIQ 模式拥有 7 个私有寄存器 R8_14(R8_fiq－R14_fiq).在 ARM状态下，多数

FIQ 处理都不需要保存任何寄存器。用户、中断、异常中止、超级用户、和未定义模式

都拥有 2 个私有寄存器，R13 和 R14。允许这些模式都可拥有 1 个私有堆栈指针和

连接寄存器。 ARM状态下寄存器集

ARM状态下程序状态寄存器

ARM 和 THUMB 状态寄存器之间的关系 THUMB 态下 R0－R7 和 ARM状态下 R0-R7 是等同的 THUMB状态的 CPSR 和 SPSRs跟ARM状态的 CPSR 和 SPSRs 是等同的

THUMB状态下的 SP映射在ARM状态下的 R13 上 THUMB状态下的 LR映射在ARM状态下的 R14 上 THUMB状态下的程序计数器映射在ARMA状态下的程序计数器上(R15)

图 2－5 显示了它们之间的关系：

图 2－5 THUMB 和 ARM状态下寄存器间的映射关系

2.7 程序寄存器状态 ARM920T 具有一个当前程序转态寄存器(CPSR)，另外还有 5 个保存程序状态寄

存器(SPSRs)用于异常中断处理。这些寄存器的功能有：保留最近完成的 ALU 操作的信息；控制中断的使能和禁止；设置处理器的操作模式。

下图 2－6 显示了程序状态寄存器的位定义：

条件码标志N、Z、C、V均为条件码标志位。它们的内容根据算术或逻辑运算的结果所改变，并且可

用来作为一些指令是否运行的检测条件。

在ARM状态下，绝大多数的指令都是有条件执行的，具体可参考表 3－2；在 THUMB状态下，仅有分支指令是有条件执行的，详见图 3－46。

控制位PSR 的低 8 位（包括 I、F、T 和 M[4:0]）称为控制位，当发生异常时这些位会被改变，

如果处理器在特权模式下运行，这些位也可以由程序修改。T 标记位该位反映处理器的运行状态。该位被设置为 1 时，处理器执行在 THUMB状态,否

则执行在 ARM状态.这些由外不信号 TBIT反映出来.注意软件绝不能改变 CPSR

的 TBIT状态.如果这样做,处理器将会进入一种不可预知的状态.

中断禁止位I,F 位为中断禁止位，当它们被置 1 时可以相应的禁止 IRQ 和 FIQ 中断。

运行模式位 M4,M3,M2,M1 和 M0 位(M[4:0])是模式位，它们决定了处理器的操作模式，如

下表 2－7 所示。并不是所有的组合都决定一个有效的处理器模式。只有那些明

确定义的值才能被采用。用户必须意识到任何一种非法的值写入模式位，处理

器都会进入到一种不可重获的状态，如果发生这种情况，就要进行复位。

保留位 PSR 中的其余位为保留位，当改变 PSR 中的条件码标志位或者控制位时，必须确

保保留位不被改变，在程序中也不要使用保留位来存储数据值。 M[4:0] 模式可视 THUMB状态寄存器可视的 ARM状态寄存器10000 用户模式 R7-R0,LR,SP,PC,CPSR R14-R0,PC,CPSR

10001 FIQ 模式 R7-R0,LR_fiq,SP_fiq,PC,CPSR,SPSR_fiq

R7-R0,R14_fiq,PC,CPSR,SPSR_fiq

10010 IRQ 模式 R7-R0,LR_irq,SP_irq,PC,CPSR,SPSR_irq

R12-R0,R14_irq,R13_irq,PC,CPSR,SPSR_irq

10011 超级用户模式 R7-R0,LR_svc,SP_svc,PC,CPSR,SPSR_svc

R12-R0,R14_svc,R13_svc,PC,CPSR,SPSR_svc

10111 中止 R7-R0,LR_abt,SP_abt,PC,CPSR,SPSR_abt

R12-R0,R14_abt,R13_abt,PC,CPSR,SPSR_abt

11011 未定义模式 R7-R0,LR_und,SP_und,PC,CPSR,SPSR_und

R12-R0,R14_und,R13_und,PC,CPSR

11111 系统模式 R7-R0,LR,SP,PC,CPSR

R14-R0,PC,CPSR

2.8 异常当正常的程序执行流程被临时中断时，称为产生了异常。例如程序执行转向一个外

设的中断请求。在异常能被处理前，当前处理器的状态必须被保留，这样按处理程序完

成时就能恢复原始的程序。有可能同时产生好几个异常，如果出现这种状况，就应该按固定的顺序处理。详情

请看后面对异常优先级的说明。进入异常时的行为：当一个异常发生时，ARM920T 将进行以下步骤：1．将下一条指令的地址保存到相应的 Link寄存器中。如果异常是从 ARM状态进入的

下一条指令的地址(根据异常的类型，数值为当前 PC+4或 PC+8,具体请看表 2－

2)拷贝到 Link寄存器。如果异常是从 THUMB状态进入，那么写入到 link寄存器的

值是当前的 PC偏移一个值。这表示异常处理程序不需要关心是从哪种状态进入异常

的。例如，在 SWI情况下，无论是来自什么状态，处理程序只要采用 MOVS

PC,R14_svc语句，总可以返回到原始程序的下一条语句。2．拷贝CPSR 到相应的 SPSR;

3．根据异常类型强制改变CPSR 模式位的值；4．令 PC 的值指向异常处理向量所指的下一条指令。

这时也可能设置中断禁能标志，以防不可估计的异常嵌套发生。当处理器处于 THUMB状态时发生了异常，当 PC载入异常矢量所在地址时，它将

自动切换到 ARM状态。进入异常处理时的行为：当完成异常处理时，处理程序应该：

1．将 link寄存器，减去相应的偏移量，赋给 PC（偏移量的值由异常的类型决定）；2．拷贝回 SPSR 到 CPSR;

3．如果在进入中断时设置了中断禁止标志，清除它。注意，你不需要特别指明切换回 THUMB状态。因为原来的 CPSR被自动的保存到

了 SPSR.

异常进入/退出总结表 2－2 总结了在进入异常时，保留到相应的 R14 中的 PC 的值，和推荐使用的退

出异常处理时采用的语句。返回指令进入异常时 R14 的值 Notes

ARM R14_x THUMB

R14_xBLSWIUDEFFIQIRQPABTDABTRESET

MOV PC,R14MOVS PC,R14_svcMOVS PC,R14_und

SUBS PC,R14_fiq，＃4

SUBS PC,R14_irq，＃4

SUBS PC,R14_abt ，＃4

SUBS PC,R14_abt ，＃8NA

PC+4PC+4PC+4PC+4PC+4PC+4PC+8 -

PC+2PC+2PC+2PC+4PC+4PC+4PC+8 -

1 1 1 2 2 1 3 4

注意：1．这里 PC 所赋的是 BL/SWI/未定义模式等指令所取的地址，它们在预取的阶段就被

中断了。2．这里 PC 所赋的是由于 FIQ或 IRQ取得了优先权，而没有来得及得到执行的指令地

址。3．这里 PC 所赋的地址是 Load或 Store 指令的地址，它们在执行时产生了数据的异

常中断。4．在R14_svc复位之前保存的数据是不可预知的。

FIQ 中断 FIQ（快速中断请求）异常通常是用来支持数据传输和通道操作的，在 ARM状态下，

它具有充分的私有寄存器，用来减少寄存器存取的需要（从而减少进入中断前的“上

下文切换”的工作）。 FIQ 中断是由外部设备通过拉低 nFIQ 引脚触发的。通过对 ISYNC输入引脚的控制

nFIQ 可以区别同步或异步的传输情况。当 ISYNC 为低电平，nFIQ 和 nIRQ 将被认为是

异步的，中断之前产生同步周期延长的话会影响处理器的流程。不管是 ARM 还是 Thumb状态下的异常，FIQ 处理程序都可以通过执行以下的语

句来退出中断处理： SUBS PC, R14_fiq，＃4

通过设置 CPSR 的 F 标记位可以禁止 FIQ 中断(但是要注意到在用户模式下是不可

行的)。如果 R 标记位已经清除，ARM920T在每个指令的最后检测来自 FIQ 中断同步

器的低电输出。IRQ 中断

IRQ(中断请求)异常是由 nIRQ输入低电平引发的普通中断。IRQ 中断相对 FIQ 中

断来说是优先级低，当一个 FIQ 中断序列进入时它将被屏蔽。 IRQ也可以通过设置

CPSR 中的 I 标志来禁止，同样也不能够在用户模式中这样做(只能在特权模式下这样

做)。无论 IRQ 发生在 ARM或者 THUMB状态下，都可以采用以下语句来退出中断处

理： SUBS PC, R14_irq，＃4

Abort 异常中止异常中止表示当前存储访问不能完成。通过外部的 ABORT输入信号来告知内核

ARM920T在每次的存储操作中检测该异常是否发生。有两种类型的异常中止：预取指异常中断：指令预取时产生数据异常中断：数据访问时产生如果产生预取指中止，所取得的指令将会被标志为无效的，但是异常不会立即发生，

要直到取指到达了管道的头部才会发生。如果这些指令不执行－例如在管道内发生了分

支跳转，那么异常就不会发生了。如果产生数据异常中止，根据指令类型进行操作：简单数据传输指令(LDM,STR)写回改变的基址[变址]寄存器：异常中断处理器必须

清楚这些。取消交换指令尽管它还没执行；数据块传输指令(LDM,STM)完成。如果设置为写回，基址已经校正。如果指令超出

了数据的写基址(传输目录中有它的基址)，就应该防止写超出。在中止异常将发生

时，所有寄存器的覆盖写入都是禁止的。这意味着特别是 R15(经常是最后一个改

变的寄存器)的值将在中止的 LDM 指令中保留下来。Abort 机制使得页面虚拟存储器机制得以实现。在采用虚拟存储器的系统中，存储器可

以产生任意的地址。当某个地址的数据无效，MMU(存储器管理单元)将产生一个 abort

中止。这样 abort 的处理程序就必须找出异常中断的原因，使要求的数据可用，并重试

被中止掉的指令。应用程序也就不需要了解实际可用存储空间的大小，也不需要了解异

常中断对它的影响。在完成了异常中断的处理后，通过以下语句退出中断处理 (与 ARM 状态还是

THUMB状态无关)：SUBS PC, R14_abt，＃4；预取指 abort

SUBS PC, R14_abt，＃8；数据 abort

通过执行该语句，就恢复了 PC 和 CPSR,并重试被中断的指令。

软件中断SWI(软件中断指令)用来进入超级用户模式，通常用于请求特殊的超级用户功能。

SWI 的处理程序通过执行以下语句，退出异常处理(ARM或 THUMB):

MOV PC, R14_svc

通过执行该语句，就恢复了 PC 和 CPSR, 并返回到 SWI后面的指令上。注意：前面提到的 nFIQ,nIRQ,ISYNC,LOCK,BIGEND, 和 ABORT 引脚只存在于

ARM920T CPU 的内核上。未定义指令当ARM920T遇到一个它不能执行的指令，它将产生一个未定义指令陷阱。这个机

制是软件仿真器用来扩展 Thumb 和 ARM 指令集用的。在完成对未知指令的处理后，陷阱处理程序应该执行以下的语句退出异常处理

（无论是 ARM或 THUMB状态）： MOVS PC, R14_und

通过执行该语句，恢复了 CPSR,并返回执行未定义指令的下一条指令。异常中断向量

异常中断的向量地址如下图所示：地址异常中断类型进入时处理器模式

0X00000000 Reset Supervisor0X00000004 Undefined instruction Undefined0X00000008 Software Interrupt Supervisor0X0000000C Abort（prefetch） Abort

0X00000010 Abort(data) Abort0X00000014 Reserved Reserved0X00000018 IRQ IRQ0X0000001C FIQ FIQ

异常中断优先级当多个异常中断同时发生时，处理器根据一个固定的优先级系统来决定处理它们

的顺序。最高优先级：1．复位2．数据 abort

3．FIQ

4． IRQ

5．预取指 abort

最低优先级：6．未定义指令，软件中断。注意：并非所有的异常中断都可能同时发生：

未定义指令和软件中断时互相排斥的，因为它们都对应于当前指令的唯一的 (非重

叠的)解码结果。如果一个数据 abort 和 FIQ 中断同时发生了，并且此时的 FIQ 中断时使能的，

ARM920T先进入到数据 abort 处理程序，然后立即进入 FIQ向量。从 FIQ正常的返

回后，数据 abort 的处理程序才恢复执行。将数据 abort 设计为比 FIQ拥有更高的优先

级，可以确保传输错误不能逃避检测。这种情况下进入 FIQ异常处理的时间延长了，这

一时间必须考虑到 FIQ 中断最长反映时间的计算中去。中断反应时间

最坏情况下的 FIQ 中断的反应时间，假设它是使能的，包括通过同步器最长请求

时间(如果是异步则是 Tsyncmax)，加上最长的指令执行时间(Tldm，LDM 指令用于载

入所有的寄存器，因此需要最长的执行时间)，加上数据 abort进入时间(Texc)，加上

进入 FIQ 处理所需要的时间(Tfiq)。在这些时间的最后，ARM920T会执行位于 OX1C

的指令。Tsyncmax 是 3 个处理器周期，Tldm 是 20 个，Texc 是 3 个，Tfiq 是 2 个周期。

也就是总是 28 个处理周期。在一个 20MHZ 的处理时钟的系统里，它使用的时间超过

1.4 微秒。最长的 IRQ反应时间的计算方法是类似的，但是必须考虑到更高优秀级的

FIQ 中断可以推迟任意长时间进入 IRQ 中断处理。最小的 FIQ或 IRQ 的反应时间包括

通过同步器的时间 Tsyncmax加上 Tfiq，它是 4 个处理器周期。复位当 nRESET信号为低，ARM920T放弃任何指令的执行，并从增加的字地址处取

指令。当 nRESET信号变高时 ARM920T进行如下操作：1．将当前的 PC值和 CPSR值写入 R14_svc 和 SPSR_svc。已保存的 PC 和 SPSR 的

值是未知的。2．强制 M[4:0]为 10011(超级用户模式)，将 CPSR 中的”I”和”F”位设为 1，并将

T 位清零。3．强制 PC 从 OX00 地址取得下一条指令。4．恢复为 ARM状态开始执行。

第三章 ARM 指令集

3.1 指令格式.........................................................................60

3.2 条件码............................................................................62

3.3 分支和转换指令(BX).........................................................63

3.4转移及带链接的转移指令(B,BL)..........................................64

3.5 数据处理指令...................................................................65

3.6 PSR 转移指令(MRS,MSR).................................................71

3.7 乘法及乘加指令(MUL,MLA)...............................................75

3.8 长乘及长乘加指令(MULL,MLAL)........................................77

3.9单数据传输指令(LDR，STR)..............................................79

3.10半字和带符号的数据传输(LDRH/STRH/LDRSB/LDRSH)......82

3.11块数据传输(LDM,STM)....................................................87

3.12 单数据传输指令(SWP)....................................................94

3.13 软件中断指令(SWI).........................................................95

3.14 协处理器数据操作(CDP)..................................................97

3.15 协处理器数据传输指令(LDC,STC).....................................98

3.16 协处理器寄存器传输指令(MRC,MCR)................................99

3.17 未定义指令....................................................................99

3.1 指令格式ARM 指令集格式如下图所示：

图 3－1 ARM 指令集格式注意:一些指令码没有定义不会导致未定义指令的执行，例如，一个 6 位乘法指令要转

换成 1 位，则这些指令就不能用了，因为这些指令在未来 ARM 核运行中行为将改变。指令概述

ARM 指令集如表 3－1 所示：指令意义行为ADC 带进位加 Rd：=Rn＋Op2＋Carry

ADD 加 Rd：=Rn＋Op2

AND 与 Rd：=Rn AND Op2

B 跳转 R15:=address

BIC 位清零 Rd:=Rn AND NOT Op2

BL 带链接跳转 R14:=R15,R15:=address

BX 跳转与转换 R15:=Rn,T bit:=Rn[0]

CDP 数据处理协处理器 (Coprocessor-specific)

CMN 符号相反的数比较 CPSR flags:=Rn+p2

CMP 比较 CPSR flags:=Rn-Op2

EOR 异或 Rd:=(Rn AND NOT Op2)or(Op2 AND NOT

Rn)LDC 从存储器调入协处理器 Coprocessor load

LDM 调入多寄存器组 Stack manipulation(Pop)

LDR 从存储器调入寄存器 Rd：=(address)

MCR 将 CPU 寄存器移到协处理

器寄存器

cRn：=rRn{<OP>cRm}

MLA 累加和 Rd：=(Rm×Rs)＋Rn

MOV 寄存器或常量的转移 Rd：=Op2

MRC 协处理器寄存器调入 CPU

寄存器

Rn：=cRn{<OP>cRm}

MRS 将 PSR 标志位调入寄存器 Rn：=PSR

MSR 把寄存器内容调入 PSR 标

志位

PSR:=Rm

MUL 乘 Rd:=Rm×Rs

MVN 取反后移动 Rd ： =0×FFFFFFFF EOR

Op2ORR 或 Rd：=Rn OR Op2

RSB 两数反过来相减 Rd：=Op2-Rn

RSC 带进位的反相减 Rd：=Op2-Rn-1+Carry

SBC 带进位减法 Rd：=Rn-Op2-1+Carry

STC 将协处理器寄存器内容存入

存储器

address：=CRn

STM 多位存储 Stack manipulation(Push)

STR 将寄存器内容存入存储器 <address>：=Rd

SUB 减法 Rd：=Rn-Op2

SWI 软件中断 OS call

SWP 寄存器与存储器内容交换 Rd：=[Rn]，[Rn]=Rm

TEQ 位宽测试 CPSR flags ： =Rn EOR

Op2TST 位测试 CPSR flags ： =Rn AND

Op2

3.2 条件码在ARM状态下，所有指令都是在CPSR 和指令条件码的控制下有条件进行的。这些

控制字段(位 31:28)决定了指令执行的周期。如果指令中有 N,Z,C,V 标志，指令将执行

它们，否则不执行。共有 16 种可能的状态位，每种状态都可用几位大写字母来简明表示。例如，当 Z

标志位置位时则跳转指令可用 BEQ表示。事实上，前 15 种不同的状态都可使用，第 16 种为保留，一般不用。

在缺省的情况下表明指令的条件码处于“总是”状态，即无论 CPSR状态为何，指

令都将执行。

表 3－2 条件码表

3.3 分支和转换指令(BX)

这条指令仅在条件为真时执行，通过复制通用寄存器 Rn 的值到程序计数器 PC 实现

分支跳转。本条指令同样可以实现指令集的转换。在指令执行时，Rn[0]的值决定了指

令流时 ARM 指令还是 Thumb 指令。

图 3－2 分支及转换指令指令周期：BX 指令的执行需用 2 个连续周期和一个非连续周期。汇编语法格式：BX {cond}Rn

{cond}：参照表 3－2

Rn：一个有效的寄存器号用 R15 作为操作数：如果R15 作为操作数，将进入未知运行状态。实例： ADR R0，Into_THUMB+1 ;创建分支目的地址 BX R0 ;跳转并转换到 THUMB状态 CODE16

Into_THUMB …

ADR R5,Back_to_ARM ;创建分支目标地址 BX R5 ;分支跳转转回ARM状态 … ALIGN CODE32 Back_to_ARM

3.4 转移及带链接的转移指令(B,BL)

本指令仅在条件码为真时执行。指令内容如下图 3－3 所示：

图 3－3转移指令转移指令包含了一个两步完成的带符号的 24 位缺省值，首先将其左移两位，然后扩

展符号位直到满 32 位，并加到 PC 上。因此此指令可确保跳转＋/-32Mbytes范围。在＋/-32Mbytes范围之外的分支必须用缺省或者用预先调入到寄存器的完整地址，

在这种情况下，当带链接的跳转指令执行时 PC必须被手动保存到 R14.

链接位：带链接的跳转指令时将原先 PC 的值保存到链接寄存器(R14),这么做的目的时为了实

现指令的预取及保留链接跳转后的指令的地址。从链接跳转指令返回时，如果链接寄存器仍然有效，用指令： MOV PC,R14；如果链接寄存器的值被保存到了 Rn 指向的堆栈指针，则用指令：LDM Rn！,{..PC}.

指令周期：一般用 2 个连续周期和一个非连续周期。（2S+1N）语法格式：B{L}{cond}<expression>

{L} 确定是否为带链接的指令{cond} 详情见表 3－2

<expression> 转移目的地址实例： here BAL here ;无条件跳转到 here 处执行 B there ;跳转到 there

CMP R1,#0 BEQ fred

BL sub＋ROM

ADDS R1，＃1

BLCC sub ;在C清零情况下带链接跳转到 sub

3.5 数据处理指令数据处理指令是在所有限制条件成立时才执行。限制条件如表 3－2 所示。数据处理指

令码格式如下图 3－4 所示：

图 3－4 数据处理指令格式数据处理指令通过对一个或两个操作数进行特定的算术或逻辑运算取得结果。第一

操作数通常是一个寄存器(Rn)。第二操作数是寄存器还是立即数这由指令的 L 位决定；

指令执行完后是否影响 CPSR 的值则由指令的 S 位决定。确定操作(如 TST,TEQ,CMP,CMN)的结果将不写入 Rd。它们仅用于测试并设置条

件码，并通常是 S 位置位。这些指令及其结果在表 3-3 中列出。CPSR 标志位：数据处理操作可分为算术和逻辑操作。逻辑操作

(AND,EOR,TST,TEQ,ORR,MOV,BIC,MVN)是对操作数的某些位或整个操作数进行处

理以得到结果。当 S 置位时(且 Rd不是 R15，如下)CPSR 中 V 标志位将不受影响，C

标志位则为在转换过程中得到的进位值，只有当结果的所有位为零是 Z 标志位置位，

N 标志位将被设为结果的第 31 位的逻辑值。

表 3－3 ARM 数据处理指令算术操作(SUB,RSB,ADD,ADC,SBC,RSC,CMP,CMN)视每个操作数为一个 32 位整

型值。当 S 位置位时，CPSR 的 V 标志位将被置位如果结果产生溢出(对于无符号操作

数来说溢出操作将被忽略)，C 标志位被置为 ALU第 31 位的进位值。结果为零时 Z 标

志位置位，N 标志位被置为结果的第 31 位的值。移位：当第二操作数位移位型寄存器时，移位操作将在指令中移位代码的控制下进行，它

决定移位类型。寄存器的移位位数一般在指令中的立即数部分指定，或者在另一寄存器

的最低几位给定。

图 3－5 ARM移位操作指令中给出移位位数：当移位位数在指令中给出时，它可以是 0－31之间的任意一数并且放在一个五位的

字段中。逻辑移位左移(LSL)是将 Rm 的值按照指定的位数向左移动到特定的位置。左移

过程中，右边将补零，左边移出的位被丢弃。如图 3－6 所示为 LSL ＃5 的执行结果。

注意：LSL ＃0，是一个特定事例，左移时移出的位时 CPSR寄存器 C 标志位原来的值。Rm

的值直接作为第二操作数。逻辑右移也相似，但是 Rm 的值没有以前那么重要。

图 3－7 逻辑右移算术右移与逻辑右移也相似，只是算术右移时，最高位部分用第 31 位的值来填充而不

是零。例如下如所示ASR ＃5：

图 3－8 算术右移循环右移(ROR)是将左端低位的值移动到右端的高位上，移动格式如下图：ROR ＃

5；

图 3－9 循环右移带扩展的循环右移(RRX)是在循环右移过程中将左边的高位用 CPSR 的 C 标志位填充。

图 3－10 带扩展的循环右移由寄存器确定移动位数：

Rs寄存器的最无关紧要的一位可以用于确定移动位数。Rs 可以为除 R15之外的任

意通用寄存器。如果此位为零，Rm 的常数值可作为第二操作数，CPSR 的 C 标志位原来的值作

为移动的值移动。

如果此位为介于 1 和 31之间的数，移动结果将和由指令决定移动位数时的情况相

同。如果此位为 32或更大，结果将为以上介绍的几种移动类型的扩展形式：

1．逻辑左移 32 位得到结果零，执行结果如同 Rm 的 0 位左移动。2．逻辑左移超过 32 位得到结果零。3．逻辑右移 32 位得到结果零，执行同右移Rm 的 31 位。4．逻辑右移超过 32 位得结果零。5．算术右移 32 位或更多得到值如同 Rm 的第 31 位移动。6．循环右移 32 位得到 Rm得值。7．循环右移 n 位(n>32)和循环右移 n－32 位所得结果相同。立即数循环操作：

立即操作数循环操作字段是用来决定 8 位立即数循环操作的一个 4 位的无符号整

数。此数是 0扩展至 32 位，然后向右移动移动字段的两倍。这种方式可产生许多常数。写入 R15：如果 Rd 为除 R15之外的寄存器，CPSR条件码的标志位将依据 ALU 标志位的改变

而更新。如果 Rd 为 R15 且指令中的 S 标志位没有置位，则操作的结果值放入

R15，CPSR不改变。如果 Rd 是 R15且 S 标志位置位，SPSR 的值将被保存到 CPSR

中。这将使得在状态改变时自动调整 PC 和 CPSR 的值。在用户模式下不使用此指令。TEQ,TST,CMP 和 CMN 操作码：注意：TEQ,TST,CMP 和 CMN 操作不记结果，却要根据结果改变 CPSR 的标志位。

虽然没有指定，汇编程序员在用这些指令时总要设定 S 位的值。指令周期时间：数据处理指令的周期时间各有不同，具体如下图所示：

表 3－4 增加的周期时间汇编语法：MOV,MVN(单操作数指令)

<opcode>{cond}{S}Rd，<OP2>

CMP,CMN,TEQ,TST(没有执行结果的指令)

<opcode>{cond}Rn，<OP2>

AND,EOR,SUB,RSB,ADD,ADC,SBC,RSC,ORR,BIC

<opcode>{cond}{S}Rd，Rn，<OP2>

例子： ADDEQ R2,R4,R5 ;Z 标志位置位时执行：R2:=R4+R5

TEQS R4,#3 ;测试 R4 的值是否为 3

SUB R4, R5, R7, LSR R2 ; R4R5-R7*2-R2

MOV PC,R14 ;从子程序返回 MOVS PC,R14 ;返回程序并存储 SPSR_MODE 的值到 CPSR.

3.6 PSR 转移指令(MRS,MSR)

本指令在条件为真时执行。各条件列表如表 3－2 所示。MRS 和 MSR 指令形成于数据处理过程中及使用 TEQ,TST,CMN,CMP 指令且 S不置

位时。具体代码见图 3－11。这些指令集允许访问 CPSR 和 SPSR寄存器。MRS 指令是将 CPSR或 SPSR_mode 的

值转移到通用寄存器中。 MSR 指令是将通用寄存器的内容转移到 CPSR 或者SPSR_mode寄存器中。

MSR 指令在不影响控制位的情况下同样可以将一个立即数或者是寄存器的值转移到 CPSR或 SPSR_mode寄存器的条件码标志位（N,Z,C,和 V）。在这种情况下，特定寄

存器内容的高四位或 32 位立即数将被写入相关 PSR 的高四位中去。操作限制：在用户模式下，CPSR 的控制位将不改变。仅仅是它的条件码标志位被改变。在其他

模式下整个 CPSR 都将被改变。注意软件永远改变不了 CPSR 的 T 位值。如果这种情况发生，处理器将会进入一种不可预知的状态。

SPSR 寄存器的访问取决于当前正在运行的模式。例如，仅当在 FIQ 模式下SPSR_fiq寄存器才被访问。

R15不能被用作源或目的寄存器。同样，在用户模式下不能放问 SPSR，既然没有这种模式下寄存器存在。

图 3－11 PSR转移指令格式

保留位：PSR 中仅有 12 位在ARM920T 中定义(N,Z,C,V,I,F&M[4:0]); 其他各位都保留为

以后处理器所用。所有 PSR各位的描述如图 2－6 所示。为了保证ARM920T 处理器与其他处理器的最大兼容性，以下各条必须满足：

当改变 PSR 的值时保留位要先保存。在核实 PSR 的值时程序将不依据保留位的值。当改变 PSR寄存器的控制位时由读确定写的模式必须被使用；才能保证用 MRS 指令

正确的将 PSR寄存器的值传递到通用寄存器中，以及用 MSR 指令正确的将通用寄存

器的值转移到 PSR寄存器中去。例子：实现模式转变： MRS R0,CPSR ;保存 CPSR 的值 BIC R0,R0,#0X1F ;清除模式位 ORR R0,R0,#new_mode ;选择新模式 MSR CPSR,R0 ;写回CPSR

如果只是简单的改变 PSR寄存器条件码的标志位，可以只对标志位赋值，而不改

变控制位的值。以下指令设置了 N，Z,C,V 标志位：MSR CPSR_flg,#0xF0000000 ;重新设置标志位

指令周期时间：PSR 指令占用了一个连续周期的时间。汇编语法： MRS－将 PSR 的内容转移到通用寄存器

MRS{cond}Rd，<psr>

MSR-将通用寄存器的内容转移到 PSR寄存器MSR{cond}<psr>，Rm

MSR－仅将通用寄存器的内容转移到 PSR 的标志位MSR{cond}<psrf>，Rm

通用寄存器最重要的四位分别写到 N,Z,C,V 标志位。 MSR－将立即数转移到 PSR 标志位 MSR{cond}<psrf>，<＃expression>

其中表达式为一个 32 位的立即数，其最重要的四位分别写入到 N,Z,C,V 标志位。例子：在用户模式下：

MSR CPSR_all，Rm ;CPSR[31:28]Rm[31:28]

MSR CPSR_flg，Rm ;CPSR[31:28]Rm[31:28]

MSR CPSR_flg，＃0xA0000000 ;CPSR[31:28]0XA(set N,C;clear

Z,V)

MRS Rd，CPSR ;Rd[31:0]CPSR[31:0]

在特权模式下： MSR CPSR_all,Rm ;CPSR[31:0]Rm[31:0] MSR CPSR_flg,Rm ;CPSR[31:28]Rm[31:28]

MSR CPSR_flg,#0X5000000 ;CPSR[31:28] 0X5(set Z,V;清除N,C) MSR SPSR_all,Rm ;SPSR_mode[31:0]Rm[31:0] MSR SPSR_flg,Rm ;SPSR_mode[31:28]Rm[31:28]

MSR SPSR_flg,#0xC0000000 ;SPSR_mode[31:28]0XC（设置

N,Z；清除 C,V） MRS Rd,SPSR ;Rd[31:0]SPSR_mode[31：0]

3.7 乘法及乘加指令(MUL,MLA)

此指令在满足所给条件时执行，各种限制条件如表 3－2 所示。指令编码格式见图 3

－12。

乘法及乘加指令利用 8 位 Booth算法实现整数乘法。

图 3－12 乘法指令乘法指令的格式是 Rd:=Rm*Rs，Rn被忽略，并被置为零以便以后指令集的升级。

乘加指令格式是：Rd:=Rn*Rs＋Rn，在某些情况下此指令可省掉加法指令。这两种指

令进行操作的操作数必须同时是带符号或都不带符号的整型数。 32 位有符号及无符号数乘法结果的区别仅在于高 32 位。这些指令在进行乘法时仅生

成低 32 位，有符号及无符号数乘法结果都如此。例如考虑以下数的乘法：操作数 A 操作数 B 结果 0XFFFFFFF6 0X0000001 0XFFFFFF38

操作数为有符号数时：

操作数 A值为－10，操作数 B值为 20，结果为－200，也可正确的表述为：0XFFFFFF38

操作数为无符号数时：操作数 A 为 4294967286，操作数 B值为 20，结果为 85899345720，也即是

0X13FFFFFF38,取其低 32 位可得到 0XFFFFFF38.

操作限制：目的寄存器 Rd必须和操作数寄存器 Rm不同，R15不能用作操作数或目的寄存器。其他合用的寄存器必须给出正确值，需要时 Rd，Rn，和 Rs 可用同一寄存器。CPSR 标志位：可有选择性的设置 CPSR 标志位，并由指令的 S 位控制。N 和 Z 标志位可根据结果设置

C 标志位和 V 标志位的值意义不大。指令周期时间：乘法指令执行周期为：1S+ml，乘加指令为 1S+(m＋1)，m 可能取值为以下四种情

况：1 ：当乘法操作数的[32:8]位全为 0或 1 时；2 ：当乘法操作数的[32:16]位全为 0或 1 时；3 ：当乘法操作数的[32:24]位全为 0或 1 时；

4 ：其他所有情况汇编语法：MUL{cond}{S} Rd，Rm，Rs

MLA{cond}{S} Rd，Rm，Rs，Rn

例子： MUL R1,R2,R3 ;R1:=R2*R3

MLAEQS R1,R2,R3,R4 ;满足条件时：R1:=R2*R3+R4

3.8 长乘及长乘加指令(MULL,MLAL)

长乘指令是对两个 32 位的整型数进行操作并产生 64 位的结果。可有选择性的进行加

法的有符号及无符号乘法指令可含有四个变量。

表 3－13 长乘指令有符号及无符号的长乘指令都是将 32 位的操作数进行相乘得到 64 的结果，其形式为：

RdHi，RdLo:Rm*Rs。64 位结果中的低 32 位放入 RdLo，高 32 位放入 RdHi。长乘加指令(有符号及无符号的)是将 32 位的两个操作数进行相乘并与一个 64 位的

数相加产生 64 位的结果。其形式为：RdHi，RdLo:=Rm*Rs＋RdHi,RdLo。被加的

64 位数的低 32 位从 RdLo 中读出，高 32 位从 RdHo读出。产生的 64 结果中的低 32

位送入到 RdLo，高 32 位送入 RdHi。无符号长乘及长乘加指令视其所有操作数为无符号数且产生 64 位的无符号数结果。

带符号的长乘及长乘加指令视其所有操作数为有符号数且生成 64 位的带符号结果。

操作限制： R15不可以作为操作数或目的寄存器 RdHi,RdLo，和 Rm必须是特定的不同寄存器。CPSR寄存器：可有选择的设置 CPSR 标志位，并由指令的 S 位控制。N 和 Z 标志位必须根据所得结果

正确设置，C 和 V值无关紧要。指令周期时间：长乘指令执行周期时间为 1S+(m＋1)l，长乘加指令周期为 1S+(m＋2)l。m 可取值范

围为：...

汇编语法：

表 3－5 汇编语法描述例子：

UMULL R1,R4,R2,R3 ;R4,R1:=R2*R3

UMLALS R1,R5,R2,R3 ;R5,R1:=R2*R3+R5,根据 R1值设置条件码

3.9 单数据传输指令(LDR，STR)

单数据传输指令用于载入或存储单个字节或字数据。传输的存储器地址通过基址寄存器

加上或减去一特定值计算得到。在自动索引的情况下此计算所得结果将写入基址寄存器

图 3－14 单数据传输指令附加值及自动索引：基地址得附加值可以是一个 12 位得二进制立即数，或者是个寄存器。此附加值可以由

基地址 Rn加上或者减去。对附加值的处理可以放在基地址作为转移地址之前或之后。

设置 W 位可实现地址的自动加或减模式。W=1 时可将更新后的地址值写回基地址中

W=0则保持原来基地址的值。

移位寄存器附加值：在数据处理指令部分介绍了 8 位控制位的移动。然而，在这一指令系列中却没有指定寄

存器的移动位数。字节和字：这一类指令用于在 ARM920T 的寄存器及存储器之间进行传输一个字节或一个字。

LDR(B)和 STR(B)指令执行受 ARM920T 的大端模式的影响。两种可能的配置描述如

下。小端模式配置：载入一个字节指令(LDRB)是将一个数据的 7－0 位显示在数据总线上。如果是一个

字地址和一个字节则选中数据总线上 15－8 位。选中的字节放在目标寄存器的低 8 位，

剩余位补零。存储一个字节(STRB)是将源寄存器的低 8 位重复四次放在输出的数据总线的 31－0

位。外部存储系统将激活其子系统的适当字节来存储数据。载入一个字(LDR)通常用字对齐的地址。然而，一个字边缘的默认地址将导致数据存

入寄存器且已分配地址的字节存入寄存器的 0－7 位。这意味着半字访问字边缘的默认

的 0 和 2 将正确的把数据存入寄存器的 0－15 位。接下来便可用两种移动操作来清除

或带符号扩展高 16 位。存储一个字(STR)时需产生字对齐地址。如果地址不是字对齐的话显示在数据总线上

的字是不正确的。也就是说，寄存器的 31 位通常存储在数据总线的输出位 31。

图 3－15 小端模式默认地址

大端模式配置：载入一个字节(LDRB)在字对齐的情况下将数据总线输入的 31－24 位载入寄存器，

如果字地址加一的话则载入数据总线的 23－16 位，依此类推。选择的字节存放在目标

寄存器的低 8 位，寄存器其他位用 0补齐。存储一个字节(STRB)是将源寄存器的低 8 位重复四次放到数据总线输出端的 31－

0 位。外部存储系统将激活适当的子系统的字节来存储数据。载入一个字(LDR)将产生字对齐的地址。字边缘对齐的默认 0或 2 的地址将会使数据

转到寄存器且已分配地址的字节占据位 31－14。对这些缺省值的半字访问将正确的将

数据载入寄存器的 16－31 位。之后用一种移动方法即可将数据移动到寄存器的低 16

位。存储一个字(STR)将产生一个字对齐的地址。如果地址不是字对齐的话数据总线上的

数将是不正确的。也就是说，寄存器的第 31 位将存储在数据总线输出端的 31 位。R15 的使用：如果R15 指定作为基址寄存器则写回操作将不执行。当用 R15 作基址寄存器时必须

记住它比当前指令的地址增加了 8 字节。 R15不能用作默认寄存器(Rm)。

当R15 作为寄存器存储指令(LDR)的源寄存器时，存储的值为当前指令地址值加 12。使用基址寄存器的限制：

例子： LDR R0,[R1],R1 ;可知后定址模式的 LDR或 STR 的 Rm 和 Rn不能用同一寄

存器数据处理：

指令周期时间：通常的 LDR 指令占用 1S+1N+1L,LDR PC占用 2S+2N+1L,STR 指令占用 2N 周期。汇编语法：<LDR|STR>{cond}{B}{T}Rd，<address>

例子： STR R1,[R2,R4] ;R1寄存器的值送入存储器 R2+R4

;并地址自增STR R1,[R2],R4 ;R1->R2,R2+R4->R4

LDR R1,[R2,#16] ;[R2+16]->R1

LDR R1,[R2,R3,LSL#2] ;[R2+R3*4]->R1

LDREQB R1,[R6,#5] ;满足条件的情况下：R6+5->R1

STR R1,PLACE ;产生 PC相对默认值存入 PLACE

PLACE

3.10 半字和带符号的数据传输 (LDRH/STRH/

LDRSB/LDRSH)

这些指令用于载入或存储半字及载入带符号扩展字节或半字数据。传输中存储器地址

通过基址寄存器加上或减去一默认值得到。在自增的情况下计算的结果要写回到基地址

中去。

图 3－16 寄存器偏移情况下半字及带符号数据的传输

图 3－17 立即数偏移及自动变址情况下半字及带符号数据传输偏移及自动变址：指令中基址的偏移量可能是一个 8 位的无符号二进制立即数，也可能是一个第二寄

存器。8 位偏移量是通过连接指令字中的 11 到 8 位及 3-0 位形成的，因此第 11 位成

为最高有效位，0 位成为最低有效位。偏移量可以被基址寄存器 Rn加上(U=1)或减去

(U=0)。对偏移量的执行可以放在基址寄存器作为传输地址之前(前变址模式，P=1)或

之后(后变址模式 P=0).

W 位的设置可以选择地址的自增或自减模式。更新后的基址的值可能被写回基址中

去(W=1),或者保持原来的值(W=0)。在后变址模式中，写回位是多余的通常置为 0.偏

移量设为 0 时可得到原来基址的值。因此后变址数据传输通常写回原来基址中。在后变址模式下写回位不能置高(W=1)。半字载入及存储：通过设置 S=0 及 H=1 可用于在ARM920T寄存器和存储器之前传输无符号半字。 LDRH 和 STRH 指令的行为受大端控制信号的影响。两种可能的设置在以下部分介绍带符号的字节及半字载入： S 位控制带符号扩展的数据的载入。在 S=1 时，通过设置 H 可选字节(H=0)或半字

(H=1).L 位不能设为低当 S=1 时。 LDRSB 指令将选中的字节载入到目标寄存器的 7-0 位，目标寄存器的 31-8 位都置

位 7 的值，即符号位。 LDRSH 指令将选中的半字载入到目标寄存器的 15-0 位，目标寄存器的 31-16 位

置为第 15 位的值，即符号位的值。

LDRSH 及 LDRSB 指令的行为受到大小端控制信号的影响。两种可能的配置如下所

述.

小端配置：载入带符号的字节(LDRSB)在字边缘对其的情况下是将数据输入到数据总线的输出

位 7-0，如果为字对齐地址再加一个字节则输入到数据总线的 15-8 位上。所选的字节

位于目标寄存器的低 8 位上，寄存器的剩余位用符号位填充，即用字节的第七位填充。载入半字数据(LDRSH或 LDRH）在字边界对齐的情况下将数据输入到数据总线的

15-0 位，在半字边界对齐情况下数入到 31-16 位(A[1]=1).提供的地址也必须都是半

字边界对齐的。如所提供地址的第 0 位置 1则ARM920T 将进入未知运行状态。所选中

的半字位于目标寄存器的低 16 位。对无符号的半字(LDRH)来说，寄存器的高 16 位用

0填充，对带符号的半字(LDRSH)来说高 16 位用符号位填充，即半字的第 15 位。半字存储(STRH)是将源寄存器的低 16 位重复两次输出到数据总线的 31-0 上。外部

存储系统将启动适当的半字子系统来存储数据。注意的是地址必须是半字对齐的，当地

址的 0 位置高时将导致未知行为。大端配置：

载入带符号字节(LDRSB)在字边缘对齐的情况下是将数据输入到数据总线的 31-24

位上。如果字地址再加一个字节则输出到 23-16 位。选中的字节放在目标寄存器的低 8

位，且寄存器的其他位用符号填充，即用第七位填充。载入半字(LDRSH或 LDRH)在字边缘对齐的请况下是将数据输入到数据总线的 31-

16 位，如果是半字对齐则输入到 15-0 位(A[1]=1)。如所提供地址的第 0 位置 1则

ARM920T 将进入未知运行状态。所选中的半字位于目标寄存器的低 16 位。对无符号

的半字(LDRH)来说，寄存器的高 16 位用 0填充，对带符号的半字(LDRSH)来说高

16 位用符号位填充，即半字的第 15 位。半字存储(STRH)是将源寄存器的低 16 位重复两次输出到数据总线的 31-0 上。外部

存储系统将启动适当的半字子系统来存储数据。注意的是地址必须是半字对齐的，当地

址的 0 位置高时将导致未知行为。R15 的使用：当R15 作为基址寄存器时(Rn)写回操作的结果将是不确定的。当用 R15 作为基址寄

存器时必须记住它的地址是当前指令的地址值加 8 个字节。R15不能作为偏移寄存器

(Rm)。

R15 作为半字存储指令(STRH)的源寄存器时，存储的地址为当前指令地址加 12.

数据中止：在存储管理系统中向一合法地址存数或取数都可能导致问题产生。例如，在用虚拟存

储系统时操作数据可能没在主存中。存储器管理员可通过设置中止位来产生数据中止陷

阱从而发现问题。可以依靠系统软件来解决这些问题，重新执行指令泵继续原来的程序指令执行周期：

通常的 LDR(H,SH,SB) 指令占用时间为 1S+1N+1I,LDR(H,SH,SB)P 占用

2S+2N+1I 增长周期。STRH 指令占用 2N 增长周期。汇编语法： <LDR|STR>{cond}<H|SH|SB>Rd，<address>

LDR :从存储器调入寄存器STR ：从寄存器存储到存储器{cond} ：条件码H :半字传输SB :载入符号扩展字节SH :载入符号扩展半字

Rd ：寄存器标号例子： LDRH R1,[R2,-R3] ;将 R2-R3 结果的半字载入到寄存器 R

STRH R3,[R4,#14] ;将 R3 的半字存储到 R14+14

LDRSB R8,[R2],#-223 ;将 R2 的一字节存入 R8，并进行符号扩展。 ;并将 R2-223 写回R2

LDRNESH R11,[R0] ;在满足条件的情况下将 RO 的半字存储到 ;R11 并进行符号扩展 HERE

STRH R5,[PC,#(FRED-HERE--8)] ;将 R5 的半字存储到地址 FRED

FRED

3.11 块数据传输(LDM,STM)

此指令在条件为真时执行，所有条件码如表 3-2 所示。指令编码格式见图 3-18。块数据传输指令可用于载入或存储当前现在所用寄存器的子集。它们支持任一可能堆栈模式，包括可以上增或下增的满或空堆栈。寄存器列表：此指令可用于进行当前寄存器集的传输。在指令中寄存器列表是一个 16 位的字段，每位对应一个寄存器。当寄存器第 0 位为 1 时可使 R0进行传输，为 0 时则不传输。同样第

一位控制 R1 的传输，等等。任一寄存器子集或所有寄存器都可以被执行。唯一限制是寄存器列表不能为空。当 R15 存入存储器时，存储器的值为 STM 指令的地址加 12.

图 3-18 块数据传输指令格式寻址模式：传输地址是由基址寄存器(Rn)决定的，即通过其 P 位及 U 位决定。这些寄存器都是

以由序号低到高的顺序传输的，所以 R15(存在的情况下)总是最后传输。序号最低的寄

存器往往从存储器的最低地址处开始执行操作。进一步说明如下：如进行 R1,R5,和 R7

的传输，基地址 Rn=0X1000，并将改变后的结果写回基址中去(W=1)。图 3-19展示

了寄存器传输的序列，所用的地址及指令执行完后Rn 的值。在通常情况下，更新后基址寄存器的值不需写回 (W=0)，Rn 将保持其初始值

0X1000，除非其仍在载入多寄存器指令的传输列表中。地址对齐方式：地址通常是字对齐的，非字对齐的地址在指令中不能执行。然而，地址的低 2 位放

在A[1:0]并由存储系统定义其功能。

图 3-19 后增寻址方式

图 3-20 前增寻址方式

图 3-21 后减寻址方式

图 3-22 前减寻址方式S 位的使用：当 S 位在 LDM/STM 指令中置位时，其意义由 R15 是否在传输列表及此类指令中出

现决定。仅在指令在特权模式下执行时 S 位才被置位。R15在传输列表中且 S 位置位时的 LDM：此时在执行指令 LDM 时，SPSR_<mode>的值传入 CPSR，同时载入 R15。当R15在传输列表中且 S 置位时的 STM 指令：此时寄存器的传输取决于用户设定，而不是由当前模式决定。这将有利于在处理转换

时保持用户状态。在这种机制下写回操作不执行。R15不在转换列表中且 S 位置位：无论对 LDM 指令还是 STM 指令，此时寄存器的传输取决于用户设定，而不是由当

前模式决定。这将有利于在处理转换时保持用户状态。在这种机制下写回操作不执行。R15 作为基址寄存器：在任何的 LDM/STM 指令中，R15 都不能用作基址寄存器。数据中止：在存储管理系统中有时可能得不到合法地址，存储管理者可通过设置中止位来找出

问题。这种情况可能发生在任何多寄存器的传输过程中，且如果ARM920T 用于虚拟存

储系统中则必须是可恢复的。STM 指令中止：如果在多寄存器存储过程中发生中止，ARM920T在指令完成前一般不进行处理，

待完成后进入数据中止转换状态。存储管理器负责阻止将错误写入存储器中去。如果写

回操作确定处理器内部状态的唯一改变是基址寄存器的更新。在指令完成前，通过软件

修正此操作。LDM 指令中止：

当 ARM920T检测到在批量内存字数据读取指令中发生数据中止时，将会限定指令

的操作以确保数据的恢复。数据中止发生时将停止过量写入寄存器。载入中止不发生，批量寄存器继续写入数

据。PC寄存器总是最后写入数据并被保存。写回操作被请求时，基址寄存器更新后的值被保存。这样即可确保当基址寄存器也

在传输列表中可安全恢复，并在中止发生前尽量多写入。在多寄存器载入数据完成后数据中止陷阱发生，在指令重新执行前系统软件不进行

任何基本修正(解决中止发生的原因)。指令周期：

通常的 LDM 指令占用周期为 nS+1N+1I， LDM PC占用(n+1)S+2N+1I 增长

周期，其中 S,N,I 分别为连续 (S-cycle) ，非连续 (N-cycle) ，及内部周期 (I-

cycle)。STM 指令占用(n-1)S+2N 增长周期。指令语法格式： <LDM|STM>{cond}<FD|ED|FA|EA|IA|IB|DA|DB>Rn{!}<Rlist>{^}

寻址模式名称：不同的寻址模式有不同的汇编记忆方式，取决于指令是否支持堆栈或其他格式。指令

名称及相应各位上的值如表 3-6 所示：

表 3-6 寻址方式名称 FD,ED,FA,EA 决定前向/后向寻址而高低位寻址则由所需堆栈格式决定。F 和 E 决定堆

栈的满或空，也即决定了在进入堆栈之前前向寻址方式是否执行。A 和 D 决定堆栈为递

增还是递减的。如果为递增，则 STM 上升，LDM 下降，如为递减，则相反。如果 LDM/STM不用于堆栈中则 IA,IB,DA,DB 可控且可描述为后增，前增，后减，前

减。例子： LDMFD SP!, {R0,R1,R2} ; 3 个寄存器出栈 STMIA R0, {R0-R15} ; 存储所有寄存器的值 LDMFD SP!,{R15} ; R15(SP),CPSR不变 LDMFD SP!,{R15}^ ; R15(SP)，CPSRSPSR_mode

; 仅在特权模式下执行 STMFD R13,{R0-R14}^ ; 用户模式下寄存器进栈 STMED SP!, {R0-R3,R14} ; 存储 R0-R3值，R14 做返回值 BL somewhere ; 转移指令，当前指令地址保存到 R14

LDMED SP!, {R0-R3,R15} ; 重新将值载入寄存器并返回

3.12 单数据传输指令(SWP)

表 3-23 交换指令编码格式此指令在条件为真时执行。各限制条件如表 3-2 所示。指令编码格式如图 3-23.

数据交换指令用于在寄存器和外部存储器之间进行一个字节或字的交换。此指令的执行

由锁定在一起的存储器读及写操作完成。(在其中一操作未完成前处理器不响应中断，

存储管理器将这两个操作视为一体的)。此类指令特别用于完成完成软件信号。交换地址由基址寄存器的内容决定(Rn)，处理器首先读取交换地址的内容，然后将

源寄存器的值(Rm)写入交换地址并将原来存储器值存入目标寄存器(Rd)。同一寄存器

可以同时作为源或目的寄存器。在进行读写操作期间 LOCK输出信号一直保持高电平以向外部存储管理器告知读/写

操作是锁定在一起的，在执行期间不允许响应中断。在多处理器系统中交换指令是不可

分割的这显的尤为重要；当处理器进行锁操作时不能停止对存储器的控制。字节和字：这类指令用于在 ARM920T 寄存器和存储器之间传送一个字节 (B=1)或字

(B=0)。SWP 指令的执行效果如同先执行 STR 指令然后执行 LDR 指令。特别的是，大

小端模式的配置适用于 SWP 指令。R15 的使用：在 SWP 指令中 R15不能用作操作数(Rd，Rn，Rs)。数据中止：如果交换指令用的地址在存储管理系统中找不到，存储管理器将通过设置中止位来

标志此问题。这种情况可能发生在读/写周期中，在其他情况下，交换指令数据中止将

执行。可通过系统软件解决此问题，指令重新执行且原来程序继续。指令周期时间：交换指令占用 1S+2N+1I 增长周期。语法格式： <SWP>{cond}{B}Rd,Rm,[Rn]

例子： SWP R0,R1,[R2] ;交换字数据，将 R2 的内容写入 R0，同时

;将 R1 内容存入 R2

SWPB R2,R3,[R4] ;字节交换，将 R4 中的字节数据读取到 R2

;同时将 R3 字节数据存入 R4

SWPEQ R0,R0,[R1] ;满足情况条件下交换R0与R1 的字数据

3.13 软件中断指令(SWI)

软件中断指令编码格式如图 3-24 所示：

图 3-24 软件中断指令编码格式

软件中断指令用于在控制模式下进入特权模式，此指令可使影响模式转换的软件中断

陷阱的执行。它将处理器置于监控模式(SVC)下，从地址 0x08 开始执行指令。如果存

储器的 SWI向量地址被适当保护，就有可能在 ARM 上构建一个全面防止恶意用户的

操作系统。从特权模式返回：在进入软件中断陷阱时，PC值保存在 R14_svc 中，SWI 指令完成后将 PC 将作

调整以指向当前字。MOVS PC，R14_svc 将返回到被调程序并重新存储 CPSR 的值。如果特权码要想利用内部软件中断就必须先保存返回地址及 SPSR。

交流码：被处理器忽略的指令的低 24 位可用于特权模式下的信息交换。例如：特权模式下可

用这些字段索引实现特权功能的各入口程序的索引。指令周期时间：软件中断指令占用 2S+1N 增长周期。汇编语法： SWI {cond} <expression>

例子： SWI ReadC

SWI Writel+“k” SWINE 0

特权模式代码： 0X08 B Supervisor Entry Table DCD ZeroRtn DCD WritelRtn Zero EQU 0

ReadC EQU 256Writel EQU 512 Supervisor STMFD R13,{R0-R2,R14} LDR R0,[R14,#-4] BIC R0,R0,#0XFF000000 MOV R1,R0,LSR#8 ADR R2,EntryTable LDR R15,[R2,R1,LSL#2] WritelRtn LDMFD R13,{R0-R2,R15}^

3.14 协处理器数据操作(CDP)

此类指令用于控制协处理器进行内部操作。操作结果与 ARM920T 无关，

ARM920T也不用等待其操作。协处理器可能有一系列此类指令有待执行，它们的执行

可与其他操作交叠进行，协处理器与ARM920T 可以独立并行执行指令。

协处理器指令： S3C2410X 和其他基于 ARM 的处理器不同，它没有外部协处理器接口，也不包含

片上协处理器。所以任何协处理器指令都可引起 S3C2410X 上的未定义指令陷阱。协处理器指令可

用未定义陷阱处理器效仿。虽然 S3C2410X 中没有协处理器，但是协处理器指令编码

格式可完整的描述如下：

图 3-25 协处理器数据操作指令

协处理器字段中第 4 位及 24-31 位对 ARM920T 有意义，其他位用于协处理器中。

以上字段都是以传统方式定义的，特殊的协处理器可根据其特点重新定义除 CP#之外

的各字段。CP#字段用于定义协处理器的标识号，如果 CP#字段中不包含某协处理器

标号，则此协处理器不进行任何指令操作。按照传统定义方式协处理器操作码放在 CP Opc 字段，操作数放在 CRn 及 CRm，

操作结果放在CRd 中。指令周期时间：协处理器数据操作占用 1S+bl 增长周期。b 为协处理器忙循环等待周期。汇编语法格式： CDP {cond}p#，<expression>，cd，cn，cm{，<expression2>}

例子： CDP p1，10，c1，c2，c3 ;协处理器 P1 操作初始化，操作码 10，操作 ;数放在 c2 和 c3，操作结果放在 c1.

CDPEQ p2，5，c1，c2，c3，2 ;协处理器 P2 操作初始化，操作码

5，2， ; 操作数放在 c2 和 c3，操作结果放在 c1.

3.15 协处理器数据传输指令(LDC,STC)

这类指令用于控制存储器与一系列协处理器寄存器之间进行的数据再载入或存储。

ARM920T 可用于提供存储器地址，协处理器提供或接收数据并控制传输的字。

图 3-26 协处理器数据传输指令协处理器字段： CP#字段用于确定参与操作的协处理器号，标号与此字段相符合的协处理器才参与

操作。CRd 字段及 N 位的内容不同协处理器有不同定义方法，但通常CRd代表被传输

的寄存器，N 位用于确定传输长度。例如：N=0代表单寄存器传输，N=1代表传输内

容转换的所有寄存器。寻址模式：

3.16 协处理器寄存器传输指令(MRC,MCR)

3.17 未定义指令

第五章存储器控制器5.1 概述S3C2410X 的存储器控制器提供访问外部存储器所需要的存储器控制信号。

S3C2410X 的存储器控制器有以下的特性：小/大端(通过软件选择)

地址空间：每 bank 有 128M 字节(总共 1G 字节/8banks)

除 bank0(只能是 16/32 位宽)之外，其他 bank 都具有可编程的访问大小 (可以是

8/16/32 位宽)

总共 8 个存储器 bank

6 个是 ROM,SRAM等类型存储器 bank

剩下的 2 个可以作为 ROM,SRAM,SDRAM等存储器 bank

7 个固定的存储器 bank 的起始地址最后一个 bank 的起始地址是可调整的所有存 bank 的访问周期都是可编程的总线访问周期可以通过插入外部 wait 来延长支持 SDRAM 的自刷新和掉电模式

下图 5－1 为上电时 S3C2410X 的存储器映射图：下表 5－1 为 bank6/7 地址分配注：bank6/7 地址空间大小一样。

图 5－1 上电时 S3C2410X寄存器映射图

表 5－1 bank6/7 地址分配

5.2 功能描述5.2.1 bank0 总线宽度

Bank0 的数据总线(nGCS0)必须首先设置成 16 位或 32 位的。因为 bank0 通常作为引导

ROM区(映射到地址 0X0000-0000),在复位时，系统将检测 OM[1:0]上的逻辑电平，并

依据这个电平来决定 bank0区存储器的总线宽度。

存储器(SROM/SDRAM)地址引脚的连接：

表 5－2 SDRAM 的 bank 地址引脚连接

5.2.2 nWAIT 引脚的作用

如果对每个 bank使能 WAIT 功能，当对某个 bank区进行访问时，nOE 的低电平有效时

间就会在 nWAIT 引脚的控制下延长。从 tacc－1 时刻开始检测 nWAIT 的状态。在采样到

nWAIT 为高电平后的下一个时钟，nOE 将恢复高电平。nWAIT 对 nWE信号的作用与对

nOE信号相同。

图 5－2 S3C2410X 外部 nWAIT 时序图（Tacc＝4）

5.2.3 nXBREQ/nXBACK 引脚操作如果 nXBREQ被拉低，S3C2410X会通过拉低 nBACK 响应。如果 nXBACK＝L，地址/

数据和存储器控制信号都处在高阻状态，如表 1－1 所示。如果 nXBREQ没被拉低，

nXBACK也将时高电平状态。

图 5－3 S3C2410X nXBREQ/nXBACK 时序图

5.3 存储器接口举例

图 5－4 8 位 ROM 的存储器接口

图 5－5 2 片 8 位 ROM 的存储器接口

图 5－6 4 片 8 位 ROM 的存储器接口

图 5－7 16 位 ROM 存储器接口

图 5－8 16 位 SRAM 存储器接口

图 5－9 两片 16 位 SRAM 存储器接口

图 5－10 16 位 SDRAM 存储器接口(8MB:=1Mb×16×4banks)

图 5－11 两片 16 位 SDRAM 存储器接口(16MB=1MB×16×4banks×2ea)

图 5－12 S3C2410X nGCS 时序图

图 5－13 S3C2410X SDRAM 时序图

5.4 特殊功能寄存器5.4.1 总线宽度和等待控制寄存器(BWSCON)

寄存器地址 R/W 描述复位值

BWSCON 0X48000000 R/W 总线宽度和等待状态控制

器

0X00000000

BWSCON 位描述初始状态ST7 [31] 决定 SRAM映射在 bank7 时，是否使用 UB/LB

0＝不使用 UB/LB(引脚对应 nWBE[3:0])

1＝使用 UB/LB(引脚对应 nBE[3:0])

0

WS7 [30] 决定 bank7 的 WAIT状态0＝WAIT禁止；1＝WAIT 使能

0

DW7 [29:28] 决定 bank7 的数据总线宽度00＝8 位，01＝16 位，10＝32 位，11＝保留

ST6 [27] 决定 SRAM映射在 bank6 时，是否使用 UB/LB 0

0=不使用 UB/LB(引脚对应 nWBE[3:0])

1=使用 UB/LB(引脚对应 nBE[3:0])

WS6 [26] 决定 bank6 中的 WAIT 状态0＝WAIT停止，1＝WAIT使能

0

DW6 [25:24] 决定 bank6 中的 WAIT 状态00＝8 位，01＝16 位，10＝32 位，11保留

0

ST5 [23] 决定 SRAM映射在 bank5 时，是否使用 UB/LB



0

WS5 [22] 决定 bank5 中的 WAIT 状态0＝WAIT停止，1＝WAIT使能

0


0




0

WS4 [18] 定 bank4 中的 WAIT 状态 0

0＝WAIT停止，1＝WAIT使能DW4 [17:16] 决定 bank4 中的 WAIT 状态

00＝8 位，01＝16 位，10＝32 位，11保留

0




0

WS3 [14] 定 bank3 中的 WAIT 状态0＝WAIT停止，1＝WAIT使能

0


0



1=使用 UB/LB(引脚对应 nBE[3:0]

0


0




1=使用 UB/LB(引脚对应 nBE[3:0]

0


0


0

DW0 [2:1] 显示 bank0 的数据总线宽度(只读)

01＝16 位，10＝32 位，通过 OM[1:0]引脚来选

择状态

－

Reserved [0] －

注意：1．在这个存储器里，所有类型的主时钟都对应着总线时钟。例如，SRAM 的 HCLK就

是总线时钟，SDRAM 的 SCLK也和总线时钟相同。在这章节里，一个时钟就是指

一个总线时钟。2． nBE[3:0]相当于 nWBE[3:0]和 nOE进行“与”之后的信号。

5.4.2 总线控制寄存器(BANKCONN:nGCS0-nGCS5)

寄存器地址 R/W 描述复位值BANKCON0 0X48000004 R/W

bank0 控制寄存器

0X0700

BANKCON1 0X48000008 R/Wbank1 制寄存器 0X0700

BANKCON2 0X4800000C R/Wbank2 制寄存器 0X0700




BANKCONn 位描述起始地址

Tacs [14:13] 在 nGCSn 起效之前，地址信号的建立时间00＝0clock 01＝1clock

10＝2clocks 11＝4clocks

00

Tcos [12:11] 在 nOE 起效之前，片选的建立时间00＝0clock 01＝1clock


00

Tacc [10:8] 访问周期000＝1clock 001＝2clocks


111



注意：如果启用了 nWAIT信号，Tacc

将大于或等于 4clocks。Tcoh [7:6]

nOE之后，片选的保持时间：00＝0clock 01＝1clock


000

Tcah [5:4]nGCSn之后，地址信号的保持时间：00＝0clock 01＝1clock


00

Tacp [3:2]Page 模式的访问周期(在 Page 模式下)



00

PMC [1:0]Page 模式配置00＝正常（1data） 01＝4data

10＝8data 11＝16data

00

5.4.3 BANK 控制寄存器（ BANKCONn ： nGCS6 －nGCS7）


BANKCON6 0X4800001C R/Wbank6 控制寄存器 0X18008

BANKCON7 0X48000020 R/Wbank7 控制寄存器 0X18008

BANKCONn 位描述起始状态MT [16:15] 决定 bank6 和 bank7 的存储器类型

00＝ROM或 SRAM 01＝保留(不使用)

10＝保留(不使用) 11＝Sync.DRAM

11

存储器类型＝ROM或 SRAM[MT=00](15 位)

Tacs [14:13]nGCSn 起效之前，地址信号的建立时间00＝0clock 01＝1clock


00

Tcos [12:11]nOE 起效之前，片选的建立时间00＝0clock 01＝1clock


00

Tacc [10:8] 访问周期

000＝1clock 001＝2clocks




111

Tcoh [7:6]nOE之后，片选的保持时间：00＝0clocks 01＝1clock


00

Tcah [5:4]nGCSn之后，地址信号保持时间：00＝2clocks 01＝3clocks


00

Tacp [3:2]Page 模式下的访问周期(Page 模式下)

00

PMC [1:0]Page 模式配置00＝正常 01＝4 数据连续访问10＝8 数据连续访问 11＝16 数据连续访问

00

存储器类型＝SDRAM[MT=11]（4 位）Trcd [3:2]

RAS 到 CAS延迟00＝2clocks 01＝3clocks 10＝4clocks

10

SCAN [1:0] 列地址位数00＝8 比特 01＝9bit 10＝10bit

00

5.4.4 刷新控制寄存器寄存器地址 R/W 描述复位值刷新 0X48000024 R/W

SDRAM刷新控制寄存器 0Xac0000

刷新位描述起始状态REFEN [23]

SDRAM刷新使能0＝停止 1＝使能(自我/自动刷新)

1

TREFMD [22]SDRAM刷新模式 0

0＝自动刷新 1＝自我刷新在自我刷新模式下，SDRAM 控制信号被置于适当的电平。

Trp [21:20]SDRAM RAS预充电时间00＝2clocks 01＝3clocks 10＝4clocks 11＝不支持

10

Tsrc [19:18]SDRAM半行周期时间00＝4clocks 01＝5clocks 10＝6clocks 11＝7clocks

SDRAM‘s 行周期时间(Trc)＝Tsrc＋Trp

如果 Trp＝3clocks 和 Tsrc＝7clocks，Trc＝10clocks

11

Reserved [17:16] 不使用 00

Reserved [15:11] 不使用 0000

RefreshCounter

[10:0]SDRAM刷新计数器值。刷新时间＝（ 211 －刷新计数器值＋ 1 ） /

HCLKEx）如果刷新时间时 15.6us，HCLK 是 60MHZ,

刷新时间计算如下：刷新时间＝211＋1－60×15.6＝1113

0

5.4.5 BANKSIZE 寄存器寄存器地址 R/W 描述复位值BANKSIZE 0X48000028 R/W 可灵活设置 bank尺寸寄存器 0x0

BANKSIZE 位描述起始状态BURST_EN [7]

ARM 内核猝发操作使能0＝禁止猝发操作1＝使能猝发操作

0

Reserved [6] 不使用 0

SCKE_EN [5]SCKE使能控制0＝SDRAM SCKE禁止1＝SDRAM SCKE使能

0

[4] 只有在 SDRAM 访问周期期间， SCLK 使能，这样做是可以减少功耗。当 SDRAM不被访问时，SCLK变成低电平0＝SCLK 总是激活1＝SCLK只有在访问期间(推荐的)激活

0

Reserved [3] 不使用 010

BK76MAP [2:0]BANK6/7 的存储空间分布010＝128MB/128MB 001＝64MB/64MB

000=32MB/32MB 111=16MB/16MB110=8M/8MB 101=4MB/4MB100=2M/2M

5.4.6 SDRAM 模式寄存器集寄存器(MRSR)

寄存器地址 R/W 描述复位值MRSRB6 0X4800002C R/W 模式寄存器集 bank6寄存器 xxx

MRSRB7 0X48000030 R/W 模式寄存器集 bank7寄存器 xxx

MRSR 位描述起始状态Reserved [11:10] 不被使用－WBL [9] 猝发写的长度

0：猝发(固定的)

1：保留

x

TM [8:7] 测试模式00：模式寄存器集 (固定的)

01，10 和 11：保留

xx

CL [6:4]CAS反应时间000＝1clock ，010＝2clocks，011＝3clocks

其他：保留

xxx

BT [3] 猝发类型0：连续的(固定的)

1：保留的

x

BL [2:0] 猝发时间000：1(固定的)

其他：保留

xxx

注意：当代码在 SDRAM 中运行时，绝不能够重新配置 MRSR寄存器。重要说明：在掉电模式下，SDRAM必须进入 SDRAM 的自我刷新模式。

第六章 NAND FLASH 寄存器

6.1 概述当前，NOR flash 存储器的价格比较昂贵，而 SDRAM 和 NAND flash 存储器的价

格相对来说比较合适，这样就激发了一些用户产生希望从 NAND 法拉萨启动和引导系统，而在 SDRAM 上执行主程序代码的想法。 S3C2410X恰好满足这一要求，它可以实现从 NAND flash 上执行引导程序。为了支持 NAND flash 的系统引导， S3C2410X 具备了一个内部 SRAM 缓冲器，叫做”Steppingstone”。当系统启动时，NAND flash 存储器的前面 4Kbyte 字节将被自动载入到 Steppingstone 中，然后系统自动执行这些载入的引导代码。一般情况下，这 4K 的引导代码需要将 NAND FLASH 中程序内容拷贝到 SDRAM 中，在引导代码执行完毕后跳转到 SDDRAM执行。使用 S3C2410X 内部硬件 ECC 功能可以对 NAND FLASH 的数据进行有效性的检测。

6.2 特性 NAND Flash 模式：支持读/擦/编程 NAND Flash 存储器自动导入模式：复位后，引导代码被送入 Steppingstone，传送后，引导代码在

Steppingstone 中执行。具备硬件 ECC 产生模块(硬件产生，软件纠正)

4KB 内部 SRAM 缓冲器 Steppingstone，在NAND FLASH 引导后可以作为其他用途使用。

图 6－1 NAND flash 控制器结构图

图 6－2NAND flash 控制器的工作机制

6.2.1 自动导入模式步骤1．完成复位2．如果自动导入模式使能， NANDflash 存储器的前面 4K 字节被自动拷贝到Steppingstone 内部缓冲器中。3．Stepping stone被映射到 nGCS0。4．CPU在 Steppingstone 的 4KB 内部缓冲器中开始执行引导代码。注意：在自动导入模式下，不进行 ECC检测。因此，NAND flash 的前 4KB 应确保不能有位错误(一般 Nandflash厂家都确保)。6.2.2 NAND FLASH 模式配置1．通过 NFCONF寄存器配置 NAND flash；2．写 NAND flash命令到 NFCMD寄存器；3．写 NAND flash 地址到 NFADDR寄存器；

4．在读写数据时，通过 NFSTAT寄存器来获得NAND flash 的状态信息。应该在读操作前或写入之后检查 R/Nb信号（准备号/忙信号）。

6.2.3 NAND FLASH 存储器时序

图 6－3 TACLS＝0，TWRPH0=1,TWRPH1=0

6.2.4 管脚配置

D[7:0]:数据/命令/地址/输入/输出口CLE:命令锁存使能（输出）ALE:地址锁存使能（输出）Nfce:NAND flash 片选使能(输出)

nFRE:NAND flash读使能(输出)

nFWE：NAND flash 写使能(输出)

R/nB:NAND flash 准备好/繁忙(输入)

6.2.5 系统引导和 NAND flash 配置1．OM[1:0]=00b：使能 NAND flash 控制器自动导入模式；2．NAND flash 的存储页面大小应该为 512 字节。3．NCON：NAND flash 寻址步骤数选择0：3 步寻址1：4 步寻址512 字节 ECC奇偶代码分配表如下所示：

S3C2410X在写/读操作时，自动生成 512 字节的奇偶代码。每 512 字节数据产生 3

字节的 ECC奇偶代码。 24 位 ECC奇偶代码＝18 位行奇偶＋16 位列奇偶ECC 产生模块执行以下步骤：1．当MCU 写数据到 NAND 时，ECC 产生模块产生 ECC代码。2．当MCU 从 NAND读数据时，ECC 产生模块生成 ECC代码同时用户程序将它与先前写入时产生的 ECC代码比较。

6.2.6 NAND Flash 存储空间分布

图 6－4 NAND flash 存储空间分布图

6.3 专用寄存器6.3.1 NAND FLASH 配置(NFCONF)寄存器

寄存器地址 R/W 描述复位值NFCONF 0X4E000000 R/W

NAND FLASH 配置－NFCONF 位描述初始状态使能/禁止 [15]

NAND flash 控制器使能/禁止0＝禁能 NAND flash 控制器1＝使能 NAND flash 控制器自动引导之后，该位被自动清零。若要访问NANDflash，该位必须设为 1。

0

保留 [14:13] 保留－初始化ECC

[12] 初始化 ECC 解码器/编码器0：不初始化 ECC

1:初始化 ECC

（S3C2410X只支持 512 字节的 ECC检查，因此它要求每 512 字节就要设置 ECC 的初始化。）

0

NAND flash

存储器片使能

[11]NAND flash 内存 nFCE 控制0：NAND flash nFCE＝L(活跃的)

1 ： NAND flash Nfce=H(不活跃的 ) （自动导

－

后，nFCE 将时不活跃的。）TACLS [10:8]

CLE 和 ALE 持续时间设置值(0－7)，持续时间＝HCLK×（TACLS+1）

0

保留 [7] 保留－TWRPH0 [6:4]

TWRPH0 持续时间设置值 (0-7), 持续时间＝HCLK×(TWRPH0+1)

0

保留 [3] 保留－TWRPH1 [2:0]

TWRPH1 持续时间设置值(0－7)，持续时间＝HCLK×(TWRPH1+1)

0

6.3.2 NAND FLASH 命令设置(NFCMD)寄存器寄存器地址 R/W 描述复位值NFCMD 0X4E000004 R/W

NAND flash命令设置寄存器－NFCMD 位描述初始状态Reserved [15:8] 保留－Command [7:0]

NAND flash 存储器命令值 0X00

6.3.3 NAND flash 地址设置(NFADDR)寄存器寄存器地址 R/W 描述复位值NFADDR 0X4E000008 R/W

NAND flash 地址设置寄存器－NFADDR 位描述初始值

保留 [15:8] 保留－地址 [7:0]

NAND flash 存储器地址值 0X00

6.3.4 NAND FLASH 数据(NFDATA)寄存器寄存器地址 R/W 描述复位值NFDATA 0X4E00000C R/W

NAND flash 数据寄存器－NFDATA 位描述初始状态保留 [15:8] 保留－Data [7:0] 对 NAND flash进行读/写数据值：

在写入时：写入数据在读出时：读出数据

－

NAND FLASH 操作状态(NFSTAT)寄存器寄存器地址 R/W 描述复位值NFSTAT 0X4E000010 R

NAND flash 操作状态－NFSTAT 位描述初始值保留 [16:1] 保留－RnB [0]

NAND flash 存储器的准备好/繁忙状态(该信号通过 R/nB 引脚核查)。0＝NAND flash 存储器忙

－

1＝NAND flash 存储器准备好

6.3.5 NAND FLASH ECC(NFECC)寄存器寄存器地址 R/W 描述复位值NFECC 0X4E000014 R

NAND flash ECC(错误校正码)寄存器

－

NFECC 位描述初始状态ECC2 [23:16] 错误校正代码＃2 －ECC1 [15:8] 错误校正代码＃1

―

ECC0 [7:0] 错误校正代码＃0 －已经知道的问题问题：NAND flash 控制器不能通过 DMA访问解决途径：使用像我们给的 bootloader示例代码中的 LDM/STM 指令来代替 DMA

操作。

第七章时钟与电源管理

7.1 概述：时钟和电源管理模块包括三部分：时钟控制，USB 控制及电源控制。S3C2410X 的时钟控制逻辑可产生所需的时钟信号包括 CPU 的 FCLK信号，AHB 外围总线的 HCLK信号，及 APB 外围总线 PCLK信号。S3C2410X 包含两个锁相环(PLLs)：一个可产生FCLK，HCLK 及 PCLK信号，另一个用于 USB 模块(48Mhz)。在没有锁相环的情况下时钟控制逻辑会产生低速时钟并通过软件与外围模块连或断开，从而降低电源的消耗。对于电源控制逻辑，S3C2410X 有多种电源管理方案，以保持最佳的功耗。S3C2410X

的电源管理方案有四种模式：正常模式(Normal Mode)、低速模式(Slow Mode)、空闲模式、及掉电模

式(Power-off

Mode)。正常模式：时钟向 S3C2410X 的 CPU 和外设提供时钟信号。在这种模式下，当所有外设都打开时，功耗达到最高值。用户可通过软件来控制外设的动作。例如，当一个定时器不再需要时，用户可断开时钟与定时器的连接以降低功耗。低速模式：低速模式是非ＰＬＬ模式，与正常模式不同的是，低速模式直接使用外部时钟作为Ｓ３Ｃ２４１０Ｘ的主时钟而不是ＰＬＬ。在这种情况下，功耗仅依赖于外部时钟的频率，ＰＬＬ自身的功耗将被排除在外。

　　空闲模式：在该模式下时钟断开与ＣＰＵ的连接，但仍向所有的外设提供时钟信号。这种模式可降低ＣＰＵ核引起的功耗。任何向ＣＰＵ发出的中断请求都可将ＣＰＵ从这种模式下唤醒。　　掉电模式：在该模式下断开与内部电源的连接。因此，该模式下除唤醒逻辑外不存在任何由ＣＰＵ及内部逻辑引起的电源的消耗。两种电源中的一种可提供唤醒逻辑，另一种为包括ＣＰＵ在内的内部逻辑服务并在上电及掉电时被控制。在掉电模式下，第二种为ＣＰＵ及内部逻辑电源的提供源将被关闭。通过设置ＥＩＮＴ［１５：０］或ＲＴＣ报警中断可从掉电模式返回。

7.2　功能描述7.2.1 时钟结构：

　　图７－１为时钟结构图。主时钟源可由外部晶振（ＸＴＩｐｌｌ）或外部时钟（ＥＸＴＣＬＫ）得到。时钟发生器有一个振荡器（震荡放大）连接到外部的晶体上，同时还有一个ＰＬＬ把低频振荡器的输出作为自己的输入，产生 S3C2410X 所需的高频信号。时钟源选择：表 7-1 所列为控制引脚(OM3 和 OM2)的组合模式与 S3C2410X 时钟源选择的关系。OM[3:2]状态通过控制引脚 OM3 和 OM2在 nRESET 的上升沿被锁定。

表 7-1 上升沿时钟源选择

图 7-1 时钟发生器框图

7.2.2 锁相环(PLL):

时钟发生器内部的 PLL 是一种用于参考输入信号在频率和相位上产生同步的输出信号的电路。对应于 PLL 功能，包括一下功能模块(见图 7-2)：VCO(电压控制振荡器)用于产生随输入直流电压的变化而成比例变化的输出频率；分频器 P 将输入的频率(fin)除以P；分频器 M 将 VCO 的输出频率除以 m，作为 PFD(Phase Frequency Detector，相位频率检测器)的输入；分频器 S 将输出频率除以 s 可得到 Mpll(PLL 模块输出的频率)。输出的时钟频率Mpll 和输入的参考时钟频率 fin 的关系为：

时钟产生器中的 UPLL 和各方面都和 MPLL相同。下面讲述 PLL 的操作，包括相位差检测器、充电泵(Charge Pump)、VCO 和回环滤波器相位差检测器 PFD： PFD监视 Fref(参考频率)和 Fvco之间的相位差，当检测到两者相位之间有差别时，就产生一个控制信号(跟踪信号)。充电电泵(PUMP)

充电泵通过外部的滤波器驱动VCO 将 PFD 的控制信号转换成与其成比例的充电电压。回环滤波器： FPD 为充电泵产生控制信号，每次当 Fvco输出与 Fref相比较时，该控制信号就可能产生大的偏移。为了避免VCO 过载，一个低通滤波器用来滤掉控制信号中的高频部分。这个滤波器是一个典型的单极 RC滤波器，由一个电阻和电容组成。

电压控制振荡器(VCO)

回环滤波器的输出电压驱动 VCO，作为平均电压变动函数而引起其振荡频率线性升高或降低。当 Fvco 的输出在频率上和在相位上与 Fref相匹配时，PFD 将停止向充电泵发送控制信号，以稳定回环滤波器的输入电压。于是 VCO 的频率保持为常数，PLL 将锁定系统时钟。PLL 的通用条件与时钟产生器： PLL 的通用条件如下表所示：

图 7-2 PLL锁相环框图

图 7-3 主振荡器电路示例

7.2.3 时钟控制逻辑：

时钟控制逻辑决定使用哪个时钟源，是 PLL 时钟还是直接外部时钟 (XTIpll 或 EXTCLK)。当 PLL被配置为一个新的频率时，时钟控制逻辑在 PLL输出稳定之前禁止FCLK，直到 PLL锁定系统时钟后取消禁止。时钟控制逻辑同时在开电源重启时和从掉电模式唤醒时起作用。

7.2.4 加电重启：(XTIpll)

图 7-4 显示的是在加电重启期间的时钟动作次序。石英晶体振荡器在数毫秒内开始振荡。在OSC 时钟稳定后释放 nRESET，PLL根据默认的配置值开始操作。然而 PLL 通常

在加电重启后是不稳定的，因此 Fin在新近配置 PLLCON之前先代替Mpll直接供给FCLK。即使用户在重启后想使用 PLLCON寄存器中的默认值，也必须通过 S/W把相同的值写进 PLLCON寄存器。只有软件(S/W)为 PLL 配置一个新的频率之后，PLL才重新对新的频率值开始锁定序列。经过锁定时间之后，MCLK即可被配置成 PLL 的输出。

图 7-4 上电重启的次序图

在普通操作模式下改变 PLL 设置：在 S3C2410X正常模式的操作期间，如果想通过写 PMS 的值改变频率，那么 PLL 的锁时会自动被插入。在锁定时间内，时钟并没有向 S3C2410X 内部的模块提供信号。图 7-5 为其时序图。

图 7-5 通过设置 PMS值改变慢时钟

7.2.5 USB 时钟控制：

主 USB 接口和设备 USB 接口需要频率为 48Mhz 的时钟。在 S3C2410X 中，USB依靠PLL(UPLL)产生 48Mhz 时钟。直到 PLL(UPLL)被配置时 UCLK才反馈。

7.2.6 FCLK,HCLK,及 PCLK：

FCLK 用于 ARM920T。 HCLK 用于 AHB 总线，AHB 总线可用于 ARM920T 核，存储控制器，中断控制器，LCD 控制器，DMA 及 USB 主块中。 PCLK 用于 APB 总线，APB 总线用于外设中，如：WDT、IIS、I2C、PWM 时钟，MMC

接口，ADC、UART、GPIO、RTC 及 SPI。 S3C2420X 支持 FCLK,HCLK,和 PCLK 的划分比率。这个比率由 CLKDIVN 控制寄存器的 HDIVN 和 PDIVN 决定。

在设置完 PMS值之后，应设置 CLKDIVN寄存器。在 PLL锁时之后 CLKDIVN 的设置值应当是有效的。此值对重启及改变电源管理模式都是有效的。在 1.5HCLK之后设置值也是有效的。仅仅在 1HCLK 时可使 CLKDIVN寄存器的值从默认值(1:1:1)改变到比率值(1:1:2、1:2:2、及 1:2:4).

图 7-6 改变 CLKDIVN寄存器的值注意： CLKDIVN 的值要小心设置，不能超过 HCLK 和 PCLK 的界限。如果 HDIVN等于 1，则 CPU 总线模式必须从快速模式转变到异步总线模式，可用以下指令实现： MMU_SetAsyncBusMode

Mrc p15，0，r0，c1，c0，0

Orr r0，r0，#R1_nF：OR:R1_iA

Mcr p15，0，r0，c1，c0，0

如果 HDIVN=1且 CPU 总线模式为快速模式，CPU在 HCLK 操纵下操作。这种特性可用于在不影响 HCLK 和 PCLK 的情况下将 CPU 的频率改为一半。

7.2.7 电源管理：

电源管理模块通过软件来控制系统时钟，以降低 S3C2410X 的耗电量。这些方案与PLL、时钟控制逻辑(FCLK,HCLK,及 PCLK)、及唤醒信号有关。图 7-7 所示为 S3C2410X

的时钟分布。 S3C2410X 有四种电源模式。一下将依次介绍。各种模式之间的转换不是自由的。图 7-8

显示了各模式之间可能存在的转换。

图 7-7 时钟分布图

图 7-8 电源管理状态图

表 7-2 在每种电源模式下时钟和电源状态注意：主 USB，LCD，和 NAND 除外。 WDT 除外。包含用于 CPU访问的 RTC 接口。 SEL：可选的，O：使能，X：不成立 OFF:关掉电源

正常模式在正常工作模式下，所有外设(UART、DMA、定时器等)和基本模块(CPU 核、总线控制器、存储器控制器、中断控制器、和电源管理模块)都完全正常工作。但是，除基本的模块外，可通过使用 S/W 对各个外设的时钟进行选择性的停止，以降低功耗。空闲模式在空闲模式下，停止为 CPU 提供时钟信号，只对总线控制器、存储控制器、中断控制器、和电源管理模块等外设提供时钟。若要退出空闲模式，则 EINT[23:0]或 RTC告警中断或其他中断必须处于活动状态(若要使用 EINT，则 GPIO 模块在启动前必须是开启的)。低速模式（非 PLL 模式）在低速模式下，可通过采用一个低速时钟和把 PLL自身的耗电排除在外，以降低点电源损耗。FCLK 是没有 PLL 时将 Fin(XTIpll或 EXTCLK)n等分后的频率。分割比率是由 CLK-SLOW 控制寄存器中的 SLOW_VAL 和 CLKDIVN 控制寄存器决定的。

表 7-3 低速模式下 CLKSLOW 和 CLKDIVN寄存器的设置在低速模式下，PLL被关闭，以降低 PLL 的电源功耗。当 PLL被关闭且用户将电源管理模式从低速模式改变为正常模式时，PLL 需要一段时钟稳定时间(PLL锁定)。PLL稳定时间由内部逻辑电路通过锁时技术寄存器自动插入。在 PLL打开之后，所需的稳定时间为 150us。在 PLL锁定的过程中，FCLK 是低速时钟。用户可通过在 PLL状态下设置 CLKSLOW寄存器的低速模式来改变频率。低速时钟是在低速模式下产生的。图 7-11 为其时序图。

图 7-9 PLL状态下执行退出低速模式命令

如果用户在 PLL锁时后通过禁止 CLKSLOW寄存器的 SLOW_BIT 位从低速模式转换到正常模式，则在低速模式被禁止后频率将改变。图 7-10展示了时序图。

图 7-10 锁时后执行退出低速模式命令如果用户通过同时禁止 CLKSLOW寄存器的 SLOW_BIT 和 MPLL_OFF 从低速模式转换到正常模式，则在 PLL锁时后频率将改变。图 7-11展示了时序图。

图 7-11 同时执行 EXIT_from_Slow_mode 和 PLL_on 指令

掉电模式：在这种模式下，断开了内部电源的连接。因此，除唤醒逻辑外，CPU 和内部逻辑都不

消耗能量。掉电模式需要两种独立的电源来源。一种为唤醒逻辑提供电源，另一种为包括CPU在内的内部逻辑提供电源，并且在电源开启或掉电时受影响。在掉电模式下，第二种为 CPU 及内部逻辑提供电源的来源将关闭。可通过设置 EINT[15：0]或告警中断从掉电模式返回。进入掉电模式过程：1）配置 GPIO寄存器使其适合掉电模式2）屏蔽 INTMSK寄存器的所有中断3）适当的配置包括RTC在内的唤醒源4）设置 USB 为延缓模式(MISCCR[13:12]=11b)

5）存储一些有意义的值到 GSTATUS3，4寄存器。这些寄存器仅在掉电模式下工作。6）在数据总线上设置 MISCCR[1:0]得上拉电阻。如果有外部总线固定设备，如

74LVCH162245,断开上拉电阻，否则的话接上拉电阻。7）清除 LCDCON1.ENVID 位停止 LCD.

8）读取 rREFRESH 和 rCLKCON寄存器完成 TLB

9）设置 REFRESH[22]=1b使 SDRAM进入自刷新模式10）等待，直到 SDRAM自刷新是有效的11）设置 MISCCR[19:17]=111b使得在掉电模式下 SDRAM 的信号被保持12）设置 CLKCON寄存器的掉电模式位从掉电模式返回的过程：当唤醒源中的一个执行时内部重启信号将被告知。重启持续时间由内部 16 位的计数逻辑决定，其计算方式为：tRST=（65535/XTAL_frequency）核对 GSTATUS2[2]以确定上电是否是从掉电模式唤醒所引起的

设置 MISCCR[19:17]=000b释放 SDRAM保护信号设置 SDRAM 存储控制器等待直到 SDRAM停止自刷新，大多数情况下 SDRAM 的刷新周期为所有行。 GSTATUS3,4 中的值用户可根据自己的需要使用，因为在掉电模式下GSTATUS3,4 的值受到保护核对 SRCPND寄存器确定 EINT[3:0]的值核对 EINTPEND寄存器确定 EINT[15:4]

告警唤醒：核对 RTC 时间因为在告警唤醒时 RTC 的 SRCPND 位没有设置在掉电模式过程中存在 nBATT_FLT声明，则 SRCPND 的相应位被设置掉电模式下引脚状态：掉电模式下引脚状态如下：

VDDi 和 VDDiarm 的电源控制：在掉电模式下，仅VDDi 和 VDDiarm被关闭，它们是由 PWREN 引脚控制的。当 PWREN信号激活时，VDDi 和 VDDiarm 由外部电压调节器提供。PWREN 引脚没被激活时，VDDi 和 VDDiarm 将关闭。注意：虽然 VDDi，VDDiarm，VDDi_MPLL,和 VDDi_UPLL 可能被关闭，其他的一些电源引脚还是可用的。

图 7-12 掉电模式唤醒信号 EINT[15：0]

在满足以下条件下 S3C2410X 可从掉电模式被唤醒。1)EINTn输入引脚声明层次信号(H或 L)及边缘信号(上升或下降或两者都有)

2)在GPIO 控制寄存器中 EINTn 引脚应被设置为 EINT

3)Nbatt_FLT 引脚应当为 H level。考虑到条件 1），将 GPIO 控制寄存器的 EINTn 设置为外部中断引脚是非常重要的。

在唤醒之后，相应的 EINTn 引脚将不被用于唤醒。这意味着这个引脚可被再次用于外部中断请求引脚。进入空闲模式：如果 CLKCON[2]置为 1，则在少许延迟之后 S3C2410X 将进入空闲模式。PLL 设置/清除

7.3 特殊功能寄存器锁时计数寄存器(LOCKTIME)

寄存器地址 R/W 描述复位值LOCKTIME 0X4C000

000 R/W PLL锁时计数寄存器 0X00FFFFF

F

LOCKTIME 位描述初始值U_LTIME [23:12] 用于 UCLK 的 UPLL 锁时计数器的值。

(U_LTIME>150us)

0XFFF

M_LTIME [11:0] MPLL 锁时计数器的值，可得FCLK，HCLK 和 PCLK(M_LTIME>150us)

0XFFF

PLL 控制寄存器（MPLLCONH 和 UPLLCON）

PLL值选择指南：

寄存器地址 R/W 描述复位值MPLLCON 0X4C000004 R/W

MPLL 配置寄存器 0X0005C080

UPLLCON 0X4C000008 R/WUPLL 配置寄存器 0X00028080

PLLCON 位描述初始值MDIV [19:12] 主分频控制 0X5C/0X28

PDIV [9:4] 预分频控制 OX08/0X08

SDIV [1:0] 分频后控制 0X0/0X0

注意：当同时设置 MPLL 和 UPLL 时，应先设置 MPLL值然后设置 UPLL 的值。

PLL值选择表：选择合适的 PLL值是不容易的，因此我们建议草靠一下的 PLL值表：

注意：48.00Mhz 的输出是用于 UPLLCON寄存器的。

时钟控制寄存器(CLKCON)：寄存器地址 R/W 描述复位值CLKCON 0X4C00000

CR/W 时钟控制寄存器 0X7FFF0

CLKCON 位描述初始值

SPI [18] 控制 PCLK 为用于 PI 模块：0=禁止，1=使能

1

IIS [17] 控制 PCLK 用于 IIS 模块0=禁止，1=使能

1

IIC [16] 控制 PCLK 用于 IIC 模块0=禁止，1=使能

1

ADC(&Touch Screen)

[15] 控制 PCLK 用于 ADC 模块0=禁止，1=使能

1

RTC [14] 控制 RTC 模块的 1 钟控：即使此为为 0，RTC

定时器仍工作。0=禁止，1=使能。1

GPIO [13] 控制 GPIO 模块的钟控。0=禁止，1=使能 1

UART2 [12] 控制 UART2 模块的钟控，0=禁止，1=使能 1



SDI [9] 控制 SDI 模块的钟控：0=禁止，1=使能 1

PWMTIMER [8] 控制 PWMTIMER 模块的钟控：0=禁止，1=使能

1

USB device [7] 控制 USB device 模块的钟控：0=禁止，1=使能 1

USB host [6] 控制 USB host 模块的钟控：0=禁止，1=使能 1

LCDC [5] 控制 LCDC 模块的钟控：0=禁止，1=使能 1

NAND Flash Controller

[4] 控制 NAND flash 控制模块的钟控：0=禁止，1=1

使能POWER_OFF

[3] 控制掉电模式的钟控：0=禁止，1=进入掉电模式

0

IDLE BIT [2] 控制空闲模式的钟控：0=禁止，1=进入空闲模式

0

Reserved [1] 保留 0

SM_BIT [0] 特殊模式，通常为 0，此位用于在特殊条件下进入特殊模式。

0

时钟低速控制寄存器（CLKSLOW）:

寄存器地址 R/W 描述复位值CLKSLOW 0X4C00001

0R/W 低速控制寄存器 0X00000004

CLKCON 位描述初始值UCLK_ON [7]

0=UCLK打开，1=UCLK关闭 0

Reserved [6] 保留 --

MPLL_OFF [5]0=PLL 打开， PLL 稳定后（>150us），SLOW_BIT 位可被清除

0

SLOW_BIT [4]0：FCLK=Mpll(MPLL out)

1：低速模式0

Reserved [3] --- --

SLOW_VAL [2:0] 在 SLOW_BIT 位打开时 slow clock 的分频值 0X4

时钟分频控制寄存器(CLKDIVN)：

寄存器地址 R/W 描述复位值CLKDIVN 0X4C00001

4R/W 时钟分频控制寄存器 0X0000000

0

CLKDIVN 位描述初始值Reserved [2] ? 0HDIVN [1]

0：HCLK 时钟等同于 FCLK

1：HCLK 时钟为 FCLK/2

0

PDIVN [0]0: PCLK 的值等同于 HCLK

1: PCLK 的值等同于 HCLK/2

0

第 8 章 DMA

8.1 概述 S3C2410X 支持位于总线和外设总线之间的 4 个通道的 DMA 控制器。每一个通道的DMA 控制器都能没有约束的实现系统总线或外设总线之间的数据传输，即每个通道都能处理下面四种情况：

源器件和目的器件都在系统总线源器件在系统总线，目的器件在外设总线源器件在外设总线，目的器件在系统总线源器件和目的器件都在外设总线DMA 的主要有点是：可以不通过 CPU 的干预来实现数据的传输，DMA 的运行可以通过软件、内部外设或外部请求引脚信号的请求来初始化。请求源：如果在DCON寄存器中 H/W DMA 请求模式被选中，每个通道的 DMA 控制器都能够从 4 个 DMA 请求源中选择一个 DMA 请求源。(注意：如果 S/W 请求模式被选中，中断请求源的设置没有任何意义)表 8-1 列出了每一个通道的 4 个 DMA 请求源。

表 8-1 每一个通道的 DMA 请求源在这里，nXDREQ0 和 nXDREQ1表示两个外部源(外部设备)，I2SSDO 和 I2SSDI 分别表示 IIS 的发送和接收。

8.2 DMA 工作过程 DMA 使用三态 FSM(有限状态机)进行操作，一下用三个步骤描述：State-1：初始状态，DMA等待 DMA 请求。若请求到达，进入状态 2。此阶段，DMA

ACK 和 INT REQ 都为 0。

State-2：在此状态，DMA ACK变为 1，计数器的值(CURR_TC)从 DCON[19:0] 寄存器加载。注意：DMA ACK仍然为 1，直到它随后被清 0。State-3：在此状态，对 DMA进行原子操作的 sub-FSM(子状态机)被初始化。Sub-FSM

从源地址读取数据然后将数据写入目的地址。在此操作中，要考虑数据大小和传输的尺寸。在Whole service 模式下这种操作重复进行直到计数器(CURR_TC)变为 0，然而在Single service 模式中只进行一次。当 sub-FSM 完成每一个原子操作， mainFSM 对CRR_TC 减计数。此外，当 CURR_TC 变为 0 并且中断设置位 DCON[29] 为 1 时，mainFSM 发出中断请求信号(INT REQ)。另外，如果以下条件之一满足，main FSM清除 DMA ACK信号。在whole service 模式下 CURR_TC变为 0

在 Single service 模式下原子操作完成注意：在 Single service 模式下，main FSM(主状态机)的三个状态执行然后停止，再等待另外的 DMA REQ。如果DMA REQ 到来，就重复进行这样的三个状态。因此，每一次原子传输的过程中 DMA ACK 总是先有效然后再无效。相反，在Whole service 模式下main FSM 一直在状态 3等待，直到 CURR_TC变为 0。所以 DMA ACK在整个传输过程中有效，然后当 TC 为 0 时无效。然而，只要 CURR_TC变为 0，中断请求信号(INT REQ)总是被发出而与服务模式无关(Single service 模式或是 Whole service 模式)。外部 DMA 请求/响应协议：有 3 中外部 DMA 请求/响应协议（Single service Demand，Single service Handshake

and Whole service Handshake mode）。每种类型都定义了像DMA 请求和 DMA 响应这些信号是怎么样与这些规则联系的。

基本的 DMA 时序： DMA服务即在 DMA 操作过程中执行成对的读和写周期。S3C2410X DMA 操作的基本时序如图 8-1 所示：在所有模式下，XnXDREQ 和 XnXDACK信号的建立时间和延迟时间都相同如果 XnXDREQ 信号的建立时间满足要求，则在两个周期内实现同步，然后

XnXDACK信号有效。在XnXDACK信号有效后，DMA 请求总线。如果 DMA得到总线就开始执行 DMA

操作。当DMA 操作完成后，XnXDACK信号无效。

图 8-1 基本的 DMA 时序图

表 8-2 DMA 控制模式信号时间常量

请求/握手(Demand/Handshake)模式的比较:

请求和握手模式与XnXDREQ 和 XnXDACK之间的协议相关。两种模式的差别如图 8-

2 所示。在一次传输的最后(Single或 Burst传输)，DMA检测XnXDREQ信号的状态。请求模式（Demand Mode）：如果XnXDREQ信号仍然有效，则马上开始下一次的传输。否则等待XnXDREQ信号有效。握手模式：（Handshake Mode）如果XnXDREQ信号无效，DMA在两个周期内使XnXDACK信号无效。否则，一直等待直到 XnXDREQ信号无效为止。警告：只有在XnXDACK信号无效（高电平）之后，XnXDREQ信号才能有效(低电平)。

图 8-2 请求/握手模式比较传输尺寸：

两种不同的传输尺寸：unit 和 Burst4

在传输这样的一块数据时 DMA牢牢的占据总线。这样，其他的总线主设备就不能够得到总线使用权。Burst4传输尺寸：在 Burst4传输过程中，4次连续的读和写操作被分别执行。注意：单位(unit)传输尺寸：一次读和一次写操作被执行。

图 8-3 Burst4传输尺寸例子：传输一对读和写操作的单元传输模式：在每一个单元传输过程中 XnXDREQ信号都需要有效。当XnXDREQ信号有效时，操作持续进行(Demand mode)，一对读和写操作被执行。

传输一对读和写操作的单元握手传输模式：

传输一对读和写操作的完整握手协议：

8.3 DMA 特殊功能寄存器每一个 DMA 通道都有 9 个控制寄存器(4 个通道共计 36 个寄存器)。6 个控制寄存器用来控制 DMA传输，其他 3 个监视DMA 控制器的状态。这些寄存器的详细情况如下。

DMA初始源地址寄存器(DISRC)

寄存器地址 R/W 描述复位值DISRC0 0X4B000000 R/W

DMA0初始源地址寄存器 0X00000000

DISRC1 0X4B000040 R/WDMA1初始源地址寄存器 0X00000000

DISRC2 0X4B000080 R/WDMA2初始源地址寄存器 0X00000000

DISRC3 0X4B0000C0 R/WDMA3初始源地址寄存器 0X00000000

DISRCn 位描述初始值S_ADDR [30:0] 要传输的源数据基地址 ( 起始地址 ) 。仅当

CURR_SRC 为 0 并且 DMA ACK 为 1 时，该值被加载到 CURR_SRC。

0X00000000

DMA初始源控制寄存器（DISRCC）:

寄存器地址 R/W 描述复位值DISRCC0 0X4B00000

4R/W

DMA0初始源控制寄存器 0X00000000

DISRCC1 0X4B000044

R/WDMA1初始源控制寄存器 0X00000000

DISRCC2 0X4B000084


DISRCC3 0X4B0000C4


DISRCCn 位描述初始值LOC [1] 位 1 用来选择源总线的位置

0：源数据位于系统总线(AHB)

1:源数据位于外设总线(APB)

0

INC [0] 位 0 用来选择源地址增量方式0：每一次传输完毕，地址值增加相应的数据尺寸1：每一次传输完毕，地址值不变（在 burst传输模式下，传输过程中地址值会增加，但是传输完毕后，地址值会被恢复原值）

0

DMA初始目的地址寄存器(DIDST)

寄存器地址 R/W 描述复位值DIDST0 0X4B00000

8R/W

DMA0初始目的地址寄存器 0X00000000

DIDST1 0X4B000048

R/WDMA1初始目的地址寄存器 0X00000000

DIDST2 0X4B000088


DIDST3 0X4B0000B8


DIDSTn 位描述初始值

D_ADDR [30:0] 传输目的地的基地址。仅当 CURR_DST 为 0

并且 DMA ACK 为 1 时，该值被加载到CURR_SRC

0X00000000

DMA初始目的控制寄存器(DIDSTC)

寄存器地址 R/W 描述复位值DIDSTC0 0X4B00000

CR/W

DMA0初始目的控制寄存器 0X00000000

DIDSTC1 0X4B00004C

R/WDMA1初始目的控制寄存器 0X0000000

0DIDSTC2 0X4B00008

CR/W

DMA2初始目的控制寄存器 0X00000000

DIDSTC3 0X4B0000CC

R/WDMA3初始目的控制寄存器 0X0000000

0

DIDSTCn 位描述初始值LOC [1] 位 1 用来选择目的总线的位置

0：目的数据位于系统总线(AHB)

1: 目的数据位于外设总线(APB)

0

INC [0] 位 0 用来选择目的地址增量方式0：每一次传输完毕，地址值增加相应的数据尺寸1：每一次传输完毕，地址值不变（在 burst传输模式下，传输过程中地址值会增加。但是传输完毕后，地址值会被恢复原值）

0

DMA 控制寄存器(DCON)

寄存器地址 R/W 描述初始值DCON0 0X4B00001

0R/W

DMA0 控制寄存器 0X00000000

DCON1 0X4B000050

R/WDMA1 控制寄存器 0X0000000

0

DCON2 0X4B000090

R/WDMA2 控制寄存器 0X0000000

0DCON3 0X4B0000D

0R/W

DMA3 控制寄存器 0X00000000

DCONn 位描述初始值DMD_HS [31] 选择请求(Demand)模式或是握手(Handshake)模

式0：选择请求(Demand)模式1：选择握手(Handshake)模式在这两种模式下，DMA 控制器都会在 DREQ

信号到来时开始数据传输并且使 DACK信号有效。这两种模式的差别在于是否等待 DACK信号无效。在握手模式(Handshake)下，DMA 控制器在开始下一次传输之前要一直等待直到DREQ 信号无效。如果 DREQ 信号无效了，DMA 控制器无效 DACK信号信号然后等待下一次的 DREQ信号有效。与之相反，在请求模式下，DMA 控制器不等待 DREQ信号无效。如果传输完毕后 DREQ信号还是继续有效，DMA 控制器只是先无效 DACK信号然后又开始新一轮的传输。我们建议对外部 DMA 请求使用握手模式，以避免不经意的开始新一轮数据传输。

0

SYNC [30] 选择DREQ/DACK信号的同步方式0：DREQ 和 DACK信号与 PCLK 同步(APB 时钟)

1：DREQ 和 DACK信号与 HCLK 同步(AHB

时钟)

因此，对于连接在 AHB 总线上的设备该位应置 1，而对于连接在 APB 总线上的设备该位应该置 0。对于连接在外部系统上的设备，该位的设置取决于该外部系统是 AHB 还是与 APB 系统同步。

0

INT [29]CURR_TC 的中断请求控制0：禁止 CURR_TC 产生中断请求。用户必须检查状态寄存器中的传输计数值(如：查询模式)。1：当所有的传输完成时产生中断请求（如：CURR_TC变为 0）

0

TSZ [28] 原子传输尺寸选择（例如：数据传输总是在 DMA拥有总线后，释放总线之前执行）0：执行单数据传输1：执行四数据长的突发传输

0

SERVMODE [27] 传输模式选择 0

0：单服务传输模式。每一次原子传输(单数据或四数据长的突发传输)后都要停下来等待下一次DMA 请求信号有效。1：全服务传输模式。DMA 请求到来后，原子传输重复进行直到传输计数值为 0.在此模式下，不需要额外的请求信号。注意：就算是在全服务传输模式下，每一次原子传输后 DMA也会释放总线，然后再试图重新获得总线，以保证其他总线主设备能够有机会得到总线使用权。

HWSRCSEL [26:24] 各DMA 通道请求源设置DCON0:

000:nXDREQ0 001：UART0 010:SDI

011：Timer 100：USB device EP1

DCON1:

000：nXDREQ1 001：UART1 010：I2SSDI

011：SPI 100：USB device EP2

DCON2:

000:I2SSDO 001：I2SSDI 010:SDI


DCON3:

000:UART2 001：SDI 010:SPI


000

这些位控制 4 选 1 的多路选择器来为每一个DMA 选择请求源。只有 DCONn[23]选中 H/W

请求模式时，这些位的选择才有意义。SWHW_SEL [23]

DMA 源选择方式设置0 ：以软件方式产生 DMA 请求，需要用DMASKTRIG 控制寄存器中的 SW_TRIG 位设置触发。1：由位 [26:24]提供的 DMA 源触发 DMA 操作。

0

RELOAD [22] 再装载选择0：自动再装载，当传输计数值减为 0 时自动装载DMA初值1：不自动再装载，当传输计数值减为 0 时关闭DMA 通道。DMA 通道开/关位被清零以防止不经意的开始下一次DMA 操作。

0

DSZ [21:20] 传输数据尺寸设置00：字节 01：半字 10：字 11：保留

00

TC [19:0] 传输计数值初值注意：实际传输字节数用下式计算：DSZ*TSZ*TC

0000000

DMA状态寄存器(DSTAT)

寄存器地址 R/W 描述复位值DSTAT0 0X4B00001

4R

DMA0状态寄存器 0X00000000

DSTAT1 0X4B000054

RDMA1状态寄存器 0X000000

00DSTAT2 0X4B00009

4R

DMA2状态寄存器 0X00000000

DSTAT3 0X4B0000D4

RDMA3状态寄存器 0X000000

00

DSTATn 位描述初始值STAT [21:20]

DMA 控制器状态00：DMA 控制器已经准备好，可以接受下一个 DMA 请求。01：DMA 控制器忙。

00

CURR_TC [19:0] 传输计数值注意：传输计数值被DCONn[19:0]

初始化，在每一次原子传输结束后该值减 1.

00000

DMA当前源地址寄存器(DCSRC)

寄存器地址 R/W 描述复位值DCSRC0 0X4800001

8R

DMA0当前源地址寄存器 0X00000000

DCSRC1 0X48000058

RDMA1当前源地址寄存器 0X00000000

DCSRC2 0X48000098


DCSRC3 0X480000D8


DCSRCn 位描述初始值CURR_SRC [30:0]

DMAn当前源地址寄存器 0X00000000

DMA当前目的地址寄存器(DCDST)

寄存器地址 R/W 描述复位值DCDST0 0X4B00001C R

DMA0当前目的地址寄存器 0X00000000

DCDST1 0X4B00005C RDMA1当前目的地址寄存器 0X00000000

DCDST2 0X4B00009C RDMA2当前目的地址寄存器 0X00000000

DCDST3 0X4B0000DC

RDMA3当前目的地址寄存器 0X00000000

DCDSTn 位描述初始值CURR_DST [30:0]

DMAn当前目的地址寄存器 0X00000000

DMA掩码触发寄存器(DMASKTRIG)

寄存器地址 R/W 描述复位值DMASKTRIG0

0X4B000020 R/WDMA0掩码触发寄存器 0X000

DMASKTRIG1

0X4B000060 R/WDMA1掩码触发寄存器 0X000

DMASKTRIG2

0X4B0000A0 R/WDMA2掩码触发寄存器 0X000

DMASKTRIG3

0X4B0000E0 R/WDMA3掩码触发寄存器 0X000

DMASKTRIGn 位描述初始值STOP [2] 停止DMA 操作

1：在当前的原子数据传输完成后尽快停止 DMA。如果此时没有正在运行的原子传输，DMA会立即停止。CURR_TC 将为 0.

注意：由于可能正在进行原子传输，停止操作会需

0

要几个周期。在 DMA 通道开启 / 关闭位(DMASKTRIGn[1])被设为关闭时，表示 DMA 操作已经实际上停止下来。

ON_OFF [1]DMA 通道开启/关闭位0：DMA 通道关闭。（该通道的 DMA 请求将被忽略）、1：DMA 通道开启，DMA 请求将被处理。如果设置了 DCONn[22]位为不自动再装载，或设置了停止位(DMASKTRIGn[2])为停止，该位会自动清零以关闭 DMA 通道。注意：当 DCONn[22]位为不自动再装载，在 CURR_TC 为 0 时该位清零。如果停止位为 1，该位在当前的原子数据传输完成后立刻为 0.

注意：在 DMA 操作过程中该位不应该人为改变(例如：要改变该位，应当仅仅使用 DCON[22]或停止位)。

0

SW_TRIG [0] 实现软件触发 DMA 请求1：发送DMA 请求到该控制器。注意：在软件触发模式被选中(DCONn[23])，以及DMA 通道开启/关闭位为 1(通道开启)以后软件触发才起作用。当DMA 操作开始后，该位自动清零。

0

注意：可以自由的改变 DISRC寄存器，DIDST寄存器，和 DCON寄存器中 TC域的值。这些改变只有在当前的传输完成后才起作用。(例如：当 CURR_TC 为 0 时)。另外，对其他寄存器或其他的改变会立刻起作用。因此，改变他们时要小心。 S/W Work-Around

DMA自动再装载仅仅只发生在当DMA 请求到来，然后DMA 计数值为 0 时。所以，在DMA 结束后的中断处理程序中，在为下一次传输设置 DMA 源地址、目的地址和计数器寄存器之前应该使用下面一段代码。这一段代码将会等待 DMA 请求到来并且等待先前的自动再装载值已经被加载。While((rDSTATn&0xffff)==0)。

第九章 I/O 端口

9.1 概述 S3C2410X 有 117 个多功能的输入/输出引脚。它们是：端口 A(GPA)：23 个输出端口端口 B(GPB)：11 个输入/输出端口端口 C(GPC)：16 个输入/输出端口端口 D(GPD)：16 个输入/输出端口端口 E(GPE)：16 个输入/输出端口端口 F(GPF)：8 个输入/输出端口端口 G(GPG)：16 个输入/输出端口端口 H(GPH)：11 个输入/输出端口每个端口都可通过软件设置来满足各种各样的系统设置和设计要求。每个端口的功能通常都要在主程序开始前被定义。如果一个引脚的多功能没有使用，那么这个引脚将被设置为 I/O 端口。在引脚配置之前，需要对引脚的初始化状态进行设定，以避免一些问题的出现。表 9-1 S3C2410X 端口配置PORT A

可选引脚功能GPA22 Output only nFCEGPA21 Output only nRSTOUT

GPA20 Output only nFREGPA19 Output only nFWEGPA18 Output only ALEGPA17 Output only CLEGPA16 Output only NGCS5GPA15 Output only NGCS4GPA14 Output only NGCS3GPA13 Output only NGCS2GPA12 Output only NGCS1GPA11 Output only ADDR26GPA10 Output only ADDR25GPA9 Output only ADDR24GPA8 Output only ADDR23GPA7 Output only ADDR22GPA6 Output only ADDR21GPA5 Output only ADDR20GPA4 Output only ADDR19GPA3 Output only ADDR18GPA2 Output only ADDR17GPA1 Output only ADDR16GPA0 Output only ADDR0

Port B 可选引脚功能

GPB10 Input/output nXDREQ0GPB9 Input/output nXDACK0GPB8 Input/output nXDREQ1GPB7 Input/output nXDACK1GPB6 Input/output nXBREQGPB5 Input/output nXBACKGPB4 Input/output TCLK0GPB3 Input/output TOUT3GPB2 Input/output TOUT2GPB1 Input/output TOUT1GPB0 Input/output TOUT0

Port C 可选引脚功能

GPC15 Input/output VD7GPC14 Input/output VD6GPC13 Input/output VD5GPC12 Input/output VD4

GPC11 Input/output VD3GPC10 Input/output VD2GPC9 Input/output VD1GPC8 Input/output VD0GPC7 Input/output LCDVF2GPC6 Input/output LCDVF1GPC5 Input/output LCDVF0GPC4 Input/output VMGPC3 Input/output VFRAMEGPC2 Input/output VLINEGPC1 Input/output VCLKGPC0 Input/output LEND

PORT D 可选引脚功能

GPD15 Input/output VD23 nSS0GPD14 Input/output VD22 nSS1GPD13 Input/output VD21GPD12 Input/output VD20GPD11 Input/output VD19GPD10 Input/output VD18GPD9 Input/output VD17GPD8 Input/output VD16GPD7 Input/output VD15GPD6 Input/output VD14GPD5 Input/output VD13GPD4 Input/output VD12GPD3 Input/output VD11GPD2 Input/output VD10GPD1 Input/output VD9GPD0 Input/output VD8

PORT E 可选引脚功能

GPE15 Input/output IICSDAGPE14 Input/output IICSCLGPE13 Input/output SPICLK0GPE12 Input/output SPIMOSI0GPE11 Input/output SPIMISO0GPE10 Input/output SDDAT3GPE9 Input/output SDDAT2GPE8 Input/output SDDAT1

GPE7 Input/output SDDAT0GPE6 Input/output SDCMDGPE5 Input/output SDCLKGPE4 Input/output I2SSDO I2SSDIGPE3 Input/output I2SSDI nSS0GPE2 Input/output CDCLKGPE1 Input/output I2SSCLKGPE0 Input/output I2SLRCK

PORT F 可选引脚功能

GPF7 Input/output EINT7GPF6 Input/output EINT6GPF5 Input/output EINT5GPF4 Input/output EINT4GPF3 Input/output EINT3GPF2 Input/output EINT2GPF1 Input/output EINT1GPF0 Input/output EINT0

PORT G 可选引脚功能

GPG15 Input/output EINT23 nYPONGPG14 Input/output EINT22 YMONGPG13 Input/output EINT21 nXPONGPG12 Input/output EINT20 XMONGPG11 Input/output EINT19 TCLK1GPG10 Input/output EINT18 --GPG9 Input/output EINT17 --GPG8 Input/output EINT16 --GPG7 Input/output EINT15 SPICLK1GPG6 Input/output EINT14 SPIMOSI1GPG5 Input/output EINT13 SPIMISO1GPG4 Input/output EINT12 LCD_PWRENGPG3 Input/output EINT11 nSS1GPG2 Input/output EINT10 nSS0GPG1 Input/output EINT9 ---GPG0 Input/output EINT8 ---

PORT H 可选引脚功能

GPH10 Input/output CLKOUT1

GPH9 Input/output CLKOUT0GPH8 Input/output UCLKGPH7 Input/output RXD2 nCTS1GPH6 Input/output TXD2 nRTS1GPH5 Input/output RXD1GPH4 Input/output TXD1GPH3 Input/output RXD0GPH2 Input/output TXD0GPH1 Input/output nRTS0GPH0 Input/output nCTS0

9.2 端口功能控制描述7．端口配置寄存器(GPACON-GPHCON)

在 S3C2410X 中，大多数引脚是多功能引脚。因此，应为每个引脚选择功能。端口控制寄存器(PnCON)决定了每一个引脚的功能。如果 GPF0-GPF7 及 GPG0-GPG7在掉电模式下被用作唤醒信号，则在中断模式下这些端口必须被设定。8．端口数据寄存器(GPADAT-GPHDAT)

如果这些端口被设定为输出端口，则输出数据可被写入 PnDAT 的相应位；如果被设定为输出端口，则输入数据可被读到 PnDAT 的相应位。9．端口上拉寄存器(GPBUP-GPHUP)

端口上拉寄存器控制着每一个端口组的上拉寄存器的使能端。当相应的位被设为 0 时，引脚接上拉电阻；当相应的位被设为 1 时，引脚不接上拉电阻。当端口上拉寄存器使能时，上拉寄存器的不进行引脚功能配置(input，output，DATAn，EINTn，etc)。10．特殊的控制寄存器

此寄存器控制数据上拉寄存器，Hi-z状态，USB衬垫，及 CLKOUT 选择位。11．外部中断控制寄存器（EXTINTN） 24 个外部中断可用各种信号来请求。EXTINTn寄存器可为外部中断请求信号配置以下触发方法：低电平触发，高电平触发，下降沿触发，上升沿触发及双沿触发方式。 8 个外部中断引脚含有数字过滤器(根据图 9-26 的 EINTFLTn)。仅 16 个 EINT 引脚(EINT[15:0])可用作唤醒源。12．掉电模式及 I/O 端口由时钟及电源管理一章介绍的掉电模式可知，所有 GPIO寄存器的值在掉电模式中得到保存。 EINTMASK不能阻止唤醒掉电模式，但是，如果 EINTMASK 屏蔽了 EINT[15:4]中的一位，唤醒操作可以执行，但是 SRCPND 的 EINT4-7,及 EINT8-23 位在唤醒完成后不被设置位 1。

9.3 I/O 端口控制专用寄存器端口 A 控制寄存器(GPACON/GPADAT)

寄存器地址 R/W 描述复位值GPACON 0X56000000 R/W 配置端口 A 的引脚 0X7FFFFF

GPADAT 0X56000004 R/W 端口 A 数据传输未定义Reserved 0X56000008 - 保留未定义Reserved 0X5600000C - 保留未定义

GPACON 位描述GPA22 [22] 0=output 1=nFCEGPA21 [21] 0=output 1=nRSTOUT

（ nRSTOUT=nRESET&nWDTRST&SW_RESET(MISCC

R[16])）GPA20 [20] 0=outpput 1=nFREGPA19 [19] 0=outpput 1=nFWEGPA18 [18] 0=outpput 1=ALEGPA17 [17] 0=outpput 1=CLEGPA16 [16] 0=outpput 1=nGCS5GPA15 [15] 0=outpput 1=nGCS4GPA14 [14] 0=outpput 1=nGCS3GPA13 [13] 0=outpput 1=nGCS2GPA12 [12] 0=outpput 1=nGCS1GPA11 [11] 0=outpput 1=ADDR26GPA10 [10] 0=outpput 1=ADDR2GPA9 [9] 0=outpput 1=ADDR24GPA8 [8] 0=outpput 1=ADDR23GPA7 [7] 0=outpput 1=ADDR22GPA6 [6] 0=outpput 1=ADDR21GPA5 [5] 0=outpput 1=ADDR20GPA4 [4[] 0=outpput 1=ADDR19GPA3 [3] 0=outpput 1=ADDR18GPA2 [2] 0=outpput 1=ADDR17GPA1 [1] 0=outpput 1=ADDR16GPA0 [0] 0=outpput 1=ADDR0

GPADAT 位描述GPA[22:0] [22:0] 当端口配置为输出时，引脚状态必须和相应位相同

当端口配置为功能引脚时，所读值不确定值

2. 端口 B 控制寄存器(GPBCON,GPBDAT,and GPBUP)

寄存器地址 R/W 描述复位值GPBCON 0X56000010 R/W 配置端口 B 引脚 0X0

GPBDAT 0X56000014 R/W 端口 B 数据寄存器未定义GPBUP 0X56000018 R/W 端口 B禁止上拉寄存器 0X0

Reserved 0X5600001C R/W 保留未定义GPBCON 位描述GPB10 [21:20] 00=Input 01=Output

10=nXDREQ0 11=保留GPB9 [19:18] 00=Input 01=Output

10=nXDACK0 11=保留GPB8 [17:16] 00=Input 01=Output

10=nXDREQ1 11=保留GPB7 [15:14] 00=Input 01=Output

10=nXDACK1 11=保留GPB6 [13:12] 00=Input 01=Output

10=nXBREQ 11=保留GPB5 [11:10] 00=Input 01=Output

10=nXBACK 11=保留GPB4 [9:8] 00=Input 01=Output

10=TCLK0 11=保留GPB3 [7:6] 00=Input 01=Output

10=TOUT3 11=保留GPB2 [5:4] 00=Input 01=Output



10=TOUT0 11=保留

GPBDAT 位描述GPB[10:0] [10:0] 当此端口配置为输入端口时，外部资源数据将被读入相应位。

当此端口配置为输出端口时，此寄存器内的数据将被送到相应引脚。当此端口配置为功能引脚时，将读到不确定值。

GPBUP 位描述GPB[10:0] [10:0]

0：允许相应端口引脚具有上拉功能1：不允许上拉

端口 C 控制寄存器(GPCCON,GPCDAT,及 GPCUP)

寄存器地址 R/W 描述复位值GPCCON 0X56000020 R/W 配置端口 C 引脚 0X0

GPCDAT 0X56000024 R/W 端口 C 数据寄存器未定义GPCUP 0X56000028 R/W 端口 C禁止上拉寄存器 0X0

Reserved 0X5600002C - 保留未定义GPCCON 位描述GPC15 [31:30] 00=Input 01=Output

10=VD[7] 11=保留GPC14 [29:28] 00=Input 01=Output






10= VD[1] 11=保留GPC8 [17;16] 00=Input 01=Output


10=LCDVF2 11=保留GPC6 [13:12] 00=Input 01=Output



10=VM 11=保留GPC3 [7:6] 00=Input 01=Output

10=VFRAME 11=保留GPC2 [5:4] 00=Input 01=Output

10=VLINE 11=保留GPC1 [3:2] 00=Input 01=Output

10=VCLK 11=保留GPC0 [1:0] 00=Input 01=Output

10=LEND 11=保留GPCDAT 位描述GPC[15:0] [15:0] 当此端口配置为输入端口时，外部资源数据将被读入相应

位。当此端口配置为输出端口时，此寄存器内的数据将被送到相应引脚。当此端口配置为功能引脚时，将读到不确定值。

GPCUP 位描述GPC[15:0] [15:0]


端口 D 控制寄存器(GPDCON,GPCDAT,及 GPDUP)

寄存器地址 R/W 描述复位值GPDCON 0X56000030 R/W 配置端口 D 引脚 0X0

GPDDAT 0X56000034 R/W 端口 D 数据寄存器未定义GPDUP 0X56000038 R/W 端口 D禁止上拉寄存器 0XF000

Reserved 0X5600003C - 保留未定义GPDCON 位描述GPD15 [31:30] 00=Input 01=Output

10=VD[23] 11=nSS0GPD14 [29:28] 00=Input 01=Output

10=VD[22] 11=nSS1GPD13 [27:26] 00=Input 01=Output

10=VD[21] 11=保留GPD12 [25:24] 00=Input 01=Output



10=VD[18] 11=保留

GPD9 [19:18] 00=Input 01=Output

10= VD[17] 11=保留GPD8 [17;16] 00=Input 01=Output









10=VD[8] 11=保留GPDDAT 位描述GPD[15:0] [15:0] 当此端口配置为输入端口时，外部资源数据将被读入相应

位。当此端口配置为输出端口时，此寄存器内的数据将被送到相应引脚。当此端口配置为功能引脚时，将读到不确定值

GPDUP 位描述

GPD[15:0] [15:0]0：允许相应端口引脚具有上拉功能1：不允许上拉

端口 E 控制寄存器（GPECON,GPEDAT,及 GPEUP）

寄存器地址 R/W 描述复位值GPECON 0X56000040 R/W 配置端口 E 引脚 0X0

GPEDAT 0X56000044 R/W 端口 E 数据寄存器未定义GPEUP 0X56000048 R/W 端口 E禁止上拉寄存器 0X0

Reserved 0X5600004C - 保留未定义GPECON 位描述GPE15 [31:30] 00=Input 01=Output

10=IICSDA 11=保留GPE14 [29:28] 00=Input 01=Output

10=IICSCL 11=保留GPE13 [27:26] 00=Input 01=Output

10=SPICLK0 11=保留GPE12 [25:24] 00=Input 01=Output

10=SPIMOSI0 11=保留GPE11 [23:22] 00=Input 01=Output

10=SPIMOSO0 11=保留GPE10 [21:20] 00=Input 01=Output

10=SDDAT3 11=保留GPE9 [19:18] 00=Input 01=Output

10= SDDAT2 11=保留GPE8 [17;16] 00=Input 01=Output



10=SDCMD 11=保留GPE5 [11:10] 00=Input 01=Output

10=SDCLK 11=保留GPE4 [9:8] 00=Input 01=Output

10=I2SSDO 11=保留GPE3 [7:6] 00=Input 01=Output

10=I2SSDI 11=保留GPE2 [5:4] 00=Input 01=Output

10=CDCLK 11=保留GPE1 [3:2] 00=Input 01=Output

10=I2SSCLK 11=保留GPE0 [1:0] 00=Input 01=Output

10=I2SLRCK 11=保留GPEDAT 位描述GPE[15:0] [15:0] 当此端口配置为输入端口时，外部资源数据将被读入相应


GPEUP 位描述GPE[15:0] [15:0]


端口 F 控制寄存器(GPFCON,GPFDAT,及 GPFPU)

如果GPF0-GPF7 用于掉电模式的唤醒信号，端口被设置为中断模式。寄存器地址 R/W 描述复位值GPFCON 0X56000050 R/W 配置端口 F 引脚 0X0

GPFDAT 0X56000054 R/W 端口 F 数据寄存器未定义GPFUP 0X56000058 R/W 端口 F禁止上拉寄存器 0X0

Reserved 0X5600005C - 保留未定义GPFCON 位描述GPF7 [15:14] 00=Input 01=Output

10=EINT7 11=保留GPF6 [13:12] 00=Input 01=Output







10=EINT0 11=保留注意：

1. GPFDAT 位描述GPF[7:0] [7:0] 当此端口配置为输入端口时，外部资源数据将被读入相应


2.GPFUP 位描述GPF[7:0] [7:0]


端口 G 控制寄存器（GPGCON,GPGDAT,及 GPGUP）如果GPG[7:0]用于掉电模式的唤醒信号，此端口将在中断模式被设置。寄存器地址 R/W 描述复位值GPGCON 0X56000060 R/W 配置端口 G 引脚 0X0

GPGDAT 0X56000064 R/W 端口 G 数据寄存器未定义GPGUP 0X56000068 R/W 端口 G禁止上拉寄存器 0XF800

Reserved 0X5600006C - 保留未定义

GPGCON 位描述GPG15 [31:30] 00=Input 01=Output

10=EINT23 11=nYPONGPG14 [29:28] 00=Input 01=Output

10=EINT22 11=YMONGPG13 [27:26] 00=Input 01=Output

10=EINT21 11=nXPONGPG12 [25:24] 00=Input 01=Output

10=EINT20 11=XMON

GPG11 [23:22] 00=Input 01=Output10=EINT19 11=TCLK1

GPG10 [21:20] 00=Input 01=Output

10=EINT18 11=保留GPG9 [19:18] 00=Input 01=Output

10= EINT17 11=保留GPG8 [17;16] 00=Input 01=Output


10=EINT15 11=SPICLK1GPG6 [13:12] 00=Input 01=Output

10=EINT14 11=SPIMOSI1GPG5 [11:10] 00=Input 01=Output

10=EINT13 11=SPIMISO1GPG4 [9:8] 00=Input 01=Output

10=EINT12 11=LCD_PWRENGPG3 [7:6] 00=Input 01=Output

10=EINT11 11=nSS1GPG2 [5:4] 00=Input 01=Output

10=EINT10 11=nSS0GPG1 [3:2] 00=Input 01=Output


10=EINT8 11=保留GPGDAT 位描述GPG[15:0] [15:0] 当此端口配置为输入端口时，外部资源数据将被读入相应


GPGUP 位描述GPG[15:0] [15:0]

0：允许相应端口引脚具有上拉功能

1：不允许上拉

端口 H 控制寄存器(GPHCON,GPHDAT,及 GPHUP)

寄存器地址 R/W 描述复位值GPHCON 0X56000070 R/W 配置端口 H 引脚 0X0

GPHDAT 0X56000074 R/W 端口 H 数据寄存器未定义GPHUP 0X56000078 R/W 端口 H禁止上拉寄存器 0X0

Reserved 0X5600007C - 保留未定义GPHCON 位描述GPH10 [21:20] 00=Input 01=Output

10=CLKOUT1 11=保留GPH9 [19:18] 00=Input 01=Output

10= CLKOUT0 11=保留GPH8 [17;16] 00=Input 01=Output

10=UCLK 11=保留GPH7 [15:14] 00=Input 01=Output

10=RXD2 11=SPICLK1GPH6 [13:12] 00=Input 01=Output

10=TXD2 11=SPIMOSI1GPH5 [11:10] 00=Input 01=Output

10=RXD1 11=SPIMISO1GPH4 [9:8] 00=Input 01=Output

10=TXD1 11=LCD_PWRENGPH3 [7:6] 00=Input 01=Output

10=RXD0 11=nSS1GPH2 [5:4] 00=Input 01=Output

10=TXD0 11=nSS0GPH1 [3:2] 00=Input 01=Output

10=nRTS0 11=保留

GPH0 [1:0] 00=Input 01=Output

10=nCTS0 11=保留GPHDAT 位描述GPH[10:0] [10:0] 当此端口配置为输入端口时，外部资源数据将被读入相应


GPHUP 位描述GPH[10:0] [10:0]


混合控制寄存器(MISCCR)

对主 USB或设备 USB，USB附设都是由此寄存器控制的。寄存器地址 R/W 描述初始值MISCCR 0X56000080 R/W 混合控制寄存器 0X10330

MISCCR 位描述保留 [21:20] 保留值为 00b

nEN_SCKE [19]0：SCKE=Normal 1：SCKE=L level

掉电模式下保存 SDRAM 的值nEN_SCLK1 [18]

0：SCLK1=Normal 1：SCLK1=L level

掉电模式下保存 SDRAM 的值nEN_SCLK0 [17]

0：SCLK0=Normal 1：SCLK0=L level

掉电模式下保存 SDRAM 的值nRSTCON [16]

nRSTOUT软件控制(SW_RESET)

0:nRETOUT=0 , 1:nRSTOUT=1.

保留 [15:14] 保留值为 00b

USBSUSPND1

[13][13]USB 端口 1 模式0=Normal 1=Suspend

USBSUSPND0

[12][12]USB 端口 0 模式0=Normal 1=Suspend

保留 [11] 保留为 0b

CLKSEL1 [10:8]CLKOUT1输出信号源000=MPLL CLK 001=UPLL CLK 010=FCLK011=HCLK 100=PCLK 101=DCLK1

11x=保留保留 [7] 0

CLKSEL0 [6:4]CLKOUT0输出信号源000=MPLLCLK 001=UPLL CLK 010=FCLK011=HCLK 100=PCLK 101=DCLK0

11X=保留

USBPAD [3]0=设备 USB相关USB附设1=主 USB相关USB附设

MEM_HZ_CON

[2] 此位通常为0.nGCS[7]，nWE，nOE，nBE[3:0],nSRAS,nSCAS，ADDR[2

6:0]都在 CLKCON[0]=1 时受影响。0=Hi-Z 1=保留先前值

SPUCR_L [1]DATA[15:0]端口上拉寄存器

0=使能 1=禁止SPUCR_H [0]

DATA[31:16]端口上拉寄存器0：使能 1：禁止

注意：CLKOUT仅用于内部时钟形势监视(ON/OFF状态或频率)。

DCLK 控制寄存器(DCLKCON)

此寄存器定义了用于定义外部资源时钟的 DCLKn信号。以下各图显示了 DCLKn信号的产生。仅当 CLKOUT[1:0]设置为发送DCLKn信号时，DCLKCON 可实际操作。寄存器地址 R/W 描述复位值DCLKCON 0X56000084 R/W

DCLK0/1 控制寄存器 0X0

DCLKCON 位描述DCLK1CMP [27:24]

DCLK1 比较时钟套索值。(<DCLK1DIV)

如果DCLK1DIV=n，低等级间期为(n+1)

高等级持续间期为(DCLK1DIV+1)-(n+1)

DCLKDIV [23:20]DCLK1 分频值DCLK1 频率=源时钟/(DCLK1DIV+1)

保留 [19:18] 00b

DCLK1SelCK [17]DCLK1 源时钟选择0=PCLK 1=UCLK(USB)

DCLK1EN [16]DCLK1使能0=禁止 1=使能

保留 [15:12] 0000b

DCLK0CMP [11:8]DCLK0 比较时钟套索值。(<DCLK0DIV)

如果DCLK0DIV=n，低等级间期为(n+1)

高等级持续间期为(DCLK0DIV+1)-(n+1)

DCLK0DIV [7:4]DCLK0 分频值DCLK0 频率=源时钟/(DCLK0DIV+1)

保留 [3:2] 00b

DCLK0SelCK [1]DCLK0 源时钟选择0=PCLK 1=UCLK(USB)

DCLK0EN [0]DCLK0使能0=禁止 1=使能

外部中断控制寄存器(EXTINTn)

24 个外部中断可通过多种方式被请求。EXTINTn 配置了外部中断请求的水平及边沿触发方式及信号极性。在等级中断中，EXTINTn 引脚的有效逻辑等级必须在 40ns 内得到，由于考虑到噪音过滤（EINT[15:0]）。寄存器地址 R/W 描述复位值

EXTINT0 0X56000088 R/W 外部中断控制寄存器 00X0

EXTINT1 0X5600008C R/W 外部中断控制寄存器 10X0

EXTINT2 0X56000090 R/W 外部中断控制寄存器 20X0

EXTINT0

位描述EINT7 [30:28] 设置 EINT7 的触发方式：

000=低电平触发 001=高电平 01x=下降沿10x=上升沿 11x=双沿触发

EINT6 [26:24] 设置 EINT6 触发方式：000=低电平触发 001=高电平 01x=下降沿10x=上升沿 11x=双沿触发




EINT2 [10:8] 设置 EINT2 触发方式：000=低电平触发 001=高电平 01x=下降沿

10x=上升沿 11x=双沿触发EINT1 [6:4] 设置 EINT1 触发方式：

000=低电平触发 001=高电平 01x=下降沿10x=上升沿 11x=双沿触发


EXTINT1 位描述保留 [31] 保留EINT15 [30:28] 设置 EINT15 的触发方式：

000=低电平触发 001=高电平 01x=下降沿10x=上升沿触发 11x=双沿触发

保留 [27] 保留EINT14 [26:24] 设置 EINT14 的触发方式：




保留 [19] 保留

EINT12 [18:16] 设置 EINT12 的触发方式：000=低电平触发 001=高电平 01x=下降沿10x=上升沿触发 11x=双沿触发









EXINT2 位描述FLTEN23 [31]

EINT23 过滤使能

0=禁止 1=使能EINT23 [30:28] 设置 EINT23 的触发方式：


FLTEN22 [27]EINT22 过滤使能0=禁止 1=使能














外部中断过滤寄存器(EINTFLTn)

EINTFLTn 控制 8 个外部中断(EINT[23:16])的过滤长度。寄存器地址 R/W 描述复位值

EINTFLT0 0X56000094 R/W 保留EINTFLT1 0X56000098 R/W 保留EINTFLT2 0X5600009C R/W 外部中断控制寄存器 2

0X0

EINTFLT3 0X560000A0 R/W 外部中断控制寄存器 30X0

EINTFLT2 位描述FLTCLK19 [31]

EINT19 过滤时钟0=PCLK 1=EXTCLK/OSC_CLK(通过 OM 引脚选择)

EINTFLT19 [30:24]EINT19 过滤宽度

FLTCLK18 [23]EINT18 过滤时钟0=PCLK 1=EXTCLK/OSC_CLK(通过 OM 引脚选择)






EINTFLT3 位描述FLTCLK23 [31]

EINT23 过滤时钟0=PCLK 1=EXTCLK/OSC_CLK(通过 OM 引脚选择)








外部中断屏蔽寄存器(EINTMASK)

20 个外部中断屏蔽寄存器(EINT[23:4])

寄存器地址 R/W 描述复位值EINTMASK 0X560000A4 R/W 外部中断屏蔽寄存器 0X00FFFFF0

EINTMASK 位描述EINT23 [23]

0=中断使能 1=中断屏蔽EINT22 [22]




0=中断使能 1=中断屏蔽

EINT18 [18]0=中断使能 1=中断屏蔽















保留 [3:0] 0

外部中断挂起寄存器(EINTPENDn)

20 个外部中断(EINT[23:4]）中断挂起寄存器。可通过在此寄存器的相应位置 1 来挂起EINTPEND 的特定位。寄存器地址 R/W 描述复位值EINTPEND 0X560000A8 R/W 外部中断挂起寄存器 0X0

EINTPEND 位描述EINT23 [23]




















0=中断使能 1=中断屏蔽

保留 [3:0] 0

14. 通用状态寄存器(GSTATUSn)

寄存器地址 R/W 描述复位值GSTATUS0 0X560000AC R 外部引脚状态未定义GSTATUS1 0X560000B0 R

ID芯片 0X32410000

GSTATUS2 0X560000B4 R/W 复位状态 0X1

GSTATUS3 0X560000B8 R/W 通知寄存器 0X0

GSTATUS4 0X560000BC R/W 通知寄存器 0X0

GSTATUS0 位描述nWAIT [3]

nWAIT 引脚的状态NCON [2]

NCON 引脚的状态RnB [1]

R/nB 引脚的状态nBATT_FLT [0]

nBATT_FLT 引脚状态GSTATUS1 位描述CHIP ID [31:0]

ID寄存器=0X32410000

GSTATUS2 位描述PWRST [0] 上电重启，如果此位为 1.可通过置一来清除此位。OFFRST [1] 掉电模式重启。可通过置 1 来清除此位WDTRST [2] 看门狗重启。可通过置 1 来清除此位

GSTATUS3 位描述INFORM [31:0] 通知寄存器。此寄存器的值可被 nRESET或看门狗定时器

清除。否则，将保留寄存器的值。GSTATUS4 位描述INFORM [31:0] 通知寄存器。此寄存器的值可被 nRESET或看门狗定时器

清除。否则，将保留寄存器的值。

第十章 PWM Timer

9.1 概述S3C2410A 有 5 个 16 位定时器。其中定时器 0、1、2、3 有脉宽调制（PWM）功能。定

时器 4 有只有一个内部定时器而没有输出管脚。定时器 0 有一个死区发生器，用于大电流器件。

定时器 0 和 1 共享一个 8 位预定标器，定时器 2、3 和 4 共享另一个 8 位预定标器。每一个定时器有一个有 5 种不同值的时钟分割器（1/2，1/4，1/8，1/16 和 TCLK）。其中每一个定时器块从时钟分割器接收时钟信号，而时钟分割器从响应的预定标器接收时钟信号。8 位预定标器是可编程的，它根据 TCFG0 和 TCFG1 中的数值分割 PCLK。在定时器计数缓冲寄存器（TCNTBn）中有一个初始值，当定时器使能后，这个值

就被装载到递减计数器中。而在定时器比较缓冲寄存器（TCMPBn）中也有一个初始值这一值被装载到比较寄存器中，用来与递减计数器值进行比较。这两个缓冲器使得在频率和占空比发生改变时仍能产生一个稳定的输出。

每一个定时器有一个 16 位的递减计数器，由定时器时钟驱动。当计数器的值到 0，定时器就会产生一个中断请求来通知 CPU 定时器的操作已经完成。当定时器计数器到 0

时，TCNTn 的值自动的加载到递减计数器中以继续下一操作。但是，当定时器因某种原因停止，如在定时器运行模式中清除定时器使能位（TCONn 中）时，TCNTBn 中的值将不再加载到计数器中。

TCMPBn 中的数据是用来脉宽调制的。当递减计数器的值与比较寄存器的值相同时定时器控制逻辑将改变输出电平。因此，比较寄存器决定一个 PWM输出的接通时间。

9.2 特性 5 个 16 位定时器； 2 个 8 位预定标器和 2 个 4 位分割器；可编程的占空比；自动再装入模式或一次脉冲模式；死区发生器。

图 1、16 位 PWM 定时器模块框图

预定标器和分割器

一个 8 位预定标器和一个 4 位分割器作用下的输出频率：

4 位分割器的设置最低分解力（预定标器=0）

最高分解力（预定标器

=255）

最大间隔时间（TCNTBn=65535）

1/2（PCLK=66.5MH

z）0.0300us（33.2500

MHz）7.6992us（129.882

8KHz） 0.5045sec

1/4（PCLK=66.5MH

z）0.0601us（16.6250

MHz）15.3984us（64.941

4KHz） 1.0091sec

1/8（PCLK=66.5MH

z）0.1203us（8.3125

MHz）30.7968us（32.470

7KHz） 2.0182sec

1/16（PCLK=66.5M

Hz）0.2406us（4.1562

MHz）61.5936us（16.235

3KHz） 4.0365sec

定时器基本操作

图 2、定时器运行时序一个定时器（定时器 4 除外）都包含 TCNTBn、TCNTn、TCMPBn 和 TCMPn几个

寄存器。（TCNTn 和 TCMPn 是内部寄存器的名称。TCNTn 的值可以通过读 TCNTOn得到）当定时器达到 0 时，TCNTBn 和 TCMPBn 的值将自动加载到 TCNTn 和 TCMPn 中。

当 TCNTn 到 0且中断使能时，定时器将产生一个中断请求。

自动加载和双缓冲模式

脉宽调制定时器有一个双缓冲功能，在这种情况下，改变下次加载值的同时不影响当前定时周期。因此，尽管设置一个新的定时器值，当前定时器的操作将会继续完成而不受影响。

定时器的值可以写入定时器计数值缓冲寄存器（TCNTBn）中，而当前计数器的值可以通过读定时器计数值观测寄存器（TCNTOn）得到。当 TCNTn 的值到 0 时，自动加载操作复制 TCNTBn 的值到 TCNTn 中。但是如果自

动加载模式没有使能，TCNT0 将不进行任何操作。

图 3、双缓冲功能时序图

用手动更新位和逆变器位对定时器进行初始化

当递减计数器的值到 0 时，自动加载操作才能进行。所以，用户必须预先对

TCNTn 定义一个起始值。因此，起始值必须由手动更新位载入。以下步骤描述了怎么起始一个定时器：

将初始值写入到 TCNTBn 和 TCMPBn 中；设置相应定时器的手动更新位。推荐配置逆变器位开或关（不管逆变器用与否）；设置相应定时器的起始位从而启动一个定时器（同时清除手动更新位）。如果定时器被迫停止，TCNTn 将保留计数器的值且不重载 TCNTBn。如果用户需

要设置一个新值，必须执行手动更新。注：无论何时 TOUT逆变器开关位的值改变，TOUTn 的逻辑值将随之改变。因此，

推荐逆变器开关位的配置与手动更新位同时进行。

定时器操作步骤：

以下操作步骤地结果如图 4 所示。[1] 使能自动加载功能。设置 TCNTBn 为 160，TCMPBn 为 110。设置手动更新位并配置逆变器位。手动更新位设置 TCNTn 和 TCMPn 的值与 TCNTBn 和 TCMPBn相同。然后设置 TCNTBn 和 TCMPBn 的值分别为 80 和 40，确定下一个周期的值。

[2] 如果手动更新位为 0、逆变器关且自动加载开，则设置起始位。则在定时器的延迟时间后定时器开始递减计数。

[3] 当 TCNTn 的值和 TCMPn相等时，则 TOUTn 的逻辑电平将发生改变，由低到高。[4] 当 TCNTn 的值到 0 时，产生一个中断并且将 TCNTBn 的值加载到一个临时寄存器。在下一个时钟周期，TCNTn 由临时寄存器加载到 TCNTn 中。

[5] 在中断服务程序中，TCNTBn 和 TCMPBn 分别设置成 80 和 60；

[6] 当 TCNTn 的值和 TCMPn相等时，则 TOUTn 的逻辑电平将发生改变，由低到高。[7] 当 TCNTn 到 0 时，TCNTn自动重新加载，并出发一个中断请求；[8] 在中断服务子程序，自动加载和中断请求都被禁止，从而将停止定时器；[9] 当 TCNTn 的值和 TCMPn相等时，则 TOUTn 的逻辑电平将发生改变，由低到高。[10]当 TCNTn 的值为 0 时，TCNTn 将不再重新加载新的值，从而定时器停止；[11] 由于中断请求被禁止，不再产生中断请求。

图 4、定时器操作示意图

脉宽调制

图 5、脉宽调制示意

脉宽调制功能可以通过改变 TCMPBn 的值实现。PWM 的频率由 TCNTBn 决定。图5 是一个通过改变 TCMPBn 的值实现 PWM 的例子。如果想得到一个高的 PWM值，则要减小 TCMPBn 的值。相反，如果想要得到一个

低的 PWM值，则要增加 TCMPBn 的值。如果逆变器使能的话，则情况正好相反。由于定时器具有双缓冲功能，则在当前周期的任何时间都可以通过 ISR 和其它程

序改变 TCMPBn 的值。

输出电平控制

以下步骤描述了如何在逆变器关闭的情况下，控制 TOUT 的值为高或低：关闭自动加载位。然后，TOUT变高且在 TCNTn 为 0后定时器停止运行；通过定时器开始位清零来停止定时器运行。如果 TCNTn<=TCMPn，则输出为高，

如果 TCNTn>TCMPn，输出为低；通过改变 TCON 中的逆变器开关位来使 TOUTn 为高或为低。

图 6、逆变器开与关时的输出

死区发生器

死区是为了功率器件中的 PWM 控制。这一功能使能在一个开关器件关闭和另一个开关器件开启的间隔时间。这一时间间隔禁止了两个开关器件同时出于开启状态，即使是一段非常短的时间内。

TOUT0 是一个 PWM输出。nTOUT0 是 TOUT0 的反相。如果死区使能，则 TOUT0

和 nTOUT0 的输出波形将是 TOUT0_DZ 和 nTOUT0_DZ。nTOUT0_DZ 由 TOUT1 脚输出。在死区间隔，TOUT0_DZ 和 nTOUT0_DZ 将不会同时开启。

图 7、死区使能后的输出波形

DMA 请求模式

PWM 定时器能在任何时间产生一个 DMA 请求。定时器保持 DMA 请求信号

（nDMA_REQ）为低直到定时器接收到 ACK信号。当定时器接收到 ACK信号时，定时器将使请求信号无效。产生 DMA 请求的定时器由设置 DMA 模式位（TCFG1）决定。如果一个定时器配置成 DMA 请求模式，则此定时器将不能产生中断请求，而其它定时器将正常产生中断请求。

DMA 模式配置和 DMA/中断操作

图 8、定时器 4 的 DMA 模式操作

9.3 PWM 定时器专用寄存器定时器配置寄存器 0（TCFG0）定时器输入时钟频率=PCLK/{预定标器的值+1}/分割器值

预定标器值=0~255；分割器=2，4，8，16。寄存器名称地址 R/W 描述初始值

TCFG0 0X51000000 R/W 配置 2 个 8 位预定标器 0x0

TCFG0 位描述初始值保留 31:24 0x0

死区长度 23:16这 8 位决定死区长度，一个死区长度的单位时间等于定时器 0 的单位时间长度 0x0

预定标器 1 15:8 决定定时器 2，3，4 的预定标器值 0x0

预定标器 0 7:0 决定定时器 0 和 1 的预定标器值 0x0

定时器配置寄存器 1（TCFG1）寄存器名称地址 R/W 描述初始值

TCFG1 0X51000004 R/W分割器和 DMA 模式选择寄

存器 0x0

TCFG1 位描述初始值保留 31:24 00000000

DMA 模式 23:20

选择DMA 模式通道：0000=No select; 0001=Timer0; 0010=Timer1; 0011=Timer2; 0100=Timer3;

0101=Timer4;0110=保留0000

MUX4 19:16选择 PWM 定时器 4 的 MUX输入0000=1/2 0001=1/4 0010=1/8 0011=1/16 01xx=TCLK1

0000


0000


0000


0000


0000

定时器控制寄存器（TCON）寄存器名称地址 R/W 描述初始值

TCON 0X51000008 R/W 定时器控制寄存器 0x0

TCON 位描述初始值定时器 4

自动加载开关

22决定定时器 4 的自动加载开关0=一次；1=自动加载 0

定时器 4

手动更新位

21决定定时器 4 的手动更新0=无操作；1=更新 TCNTB4

0

定时器 4

开关 20决定定时器 4 的开与关0=停止；1=启动定时器 4

0

定时器 319 决定定时器 3 的自动加载开关 0

自动加载开关 0=一次；1=自动加载

定时器 3

输出逆变器开关

18决定定时器 3 的输出逆变器开关0=逆变器关；1=逆变器开，改变 TOUT3

0

定时器 3

手动更新位

17决定定时器 3 的手动更新0=无操作；1=更新 TCNTB3&TCMPB3

0

定时器 3


0

定时器 2

自动加载开关


定时器 2



0

定时器 2

手动更新位


0

定时器 2


0

定时器 1

自动加载开关


定时器 1



0

定时器 1

手动更新位


0

定时器 1


0

保留 7:5

死区使能 4决定死区操作0=不使能；1=使能 0

定时器 0

自动加载开关


定时器 0



0

定时器 01 决定定时器 0 的手动更新 0

手动更新位 0=无操作；1=更新 TCNTB0&TCMPB0

定时器 0


0

注：手动更新位需要在下一次写时清除定时器 0 计数缓冲寄存器&比较缓冲寄存器（TCNTB0/TCMPB0）寄存器名称地址 R/W 描述初始值

TCNTB0 0X5100000C R/W定时器 0 的计数缓冲寄存

器 0x0

TCMPB0 0X51000010 R/W定时器 0 的比较缓冲寄存

器 0x0

TCMPB0 位描述初始值定时器 0

比较缓冲寄存器

15:0 设置定时器 0 的比较缓冲寄存器值 0x0

TCNTB0 位描述初始值定时器 0

的计数缓冲寄存器

15:0 设置定时器 0 的计数缓冲寄存器值 0x0

定时器 0 计数观测寄存器（TCNTO0）

寄存器名称地址 R/W 描述初始值

TCNTO0 0X51000014 R定时器 0 的计数值观测寄

存器 0X0

TCNTO0 位描述初始值定时器 0

观测寄存器

15:0 设置定时器 0 计数观测值 0x0

定时器 1 计数缓冲寄存器&比较缓冲寄存器（TCNTB1/TCMPB1）寄存器名称地址 R/W 描述初始值

TCNTB1 0X51000018 R/W定时器 1 的计数缓冲寄存

器 0x0

TCMPB1 0X5100001C R/W定时器 1 的比较缓冲寄存

器 0x0





的计数缓15:0 设置定时器 1 的计数缓冲寄存器值 0x0

冲寄存器定时器 1 计数观测寄存器（TCNTO1）寄存器名称地址 R/W 描述初始值


存器 0X0


观测寄存器




器 0x0


器 0x0




TCNTB2 位描述初始值

定时器 2



定时器 2 计数观测寄存器（TCNTO2）寄存器名称地址 R/W 描述初始值

TCNTO2 0X5100002C R定时器 2 的计数值观测寄

存器 0X0


观测寄存器




器 0x0


器 0x0


比较缓冲15:0 设置定时器 3 的比较缓冲寄存器值 0x0

寄存器




定时器 3 计数观测寄存器（TCNTO3）寄存器名称地址 R/W 描述初始值


存器 0X0


观测寄存器


定时器 4 计数缓冲寄存器（TCNTB4）寄存器名称地址 R/W 描述初始值

TCNTB4 0X5100003C R/W定时器 4 的计数缓冲寄存

器 0x0


的计数缓15:0 设置定时器 4 的计数缓冲寄存器值 0x0

冲寄存器定时器 4 计数观测寄存器（TCNTO4）寄存器名称地址 R/W 描述初始值


存器 0X0


观测寄存器


第十一章 UART

11．1 概述

S3C2410X 的 UART(通用异步接收/发送)提供了三种异步 I/O 端口，每种都可以在中断及 DMA 模式下操作。也就是说，UART 可通过产生中断或 DMA 请求进行 CPU 及UART 间的数据传送。根据系统时钟，UART 可支持 230.4Kbps 的位传输速率。如果外围设备提供了带 UCLK 的 UART，UART 将以更高的速度运行。每种通道的 UART 都包含2 个 16 位的 FIFOs 用于接收或发送信息。

S3C2410X 的 UART 包含双边速率，infra－red(IR)发送/接收，一或两位停止插入位，5、6、7、8 位数据宽度及奇偶校验。

每个 UART 都包含了一个双边速率产生器，发送器，接收器及控制单元，如图 11－1 所示。双边速率产生器可通过 PCLK或UCLK锁定。发送器及接收器包含 16 位 FIFOs

及数据移动。数据先写入到 FIFO在传输之前复制到传送转移位。然后数据通过传输数据引脚(TxDn)转移出去。同时，接收数据也从数据接收引脚(RxDn)开始移动，并被拷贝到FIFO。特征：

RxD0，TxD0，RxD1，TxD1，RxD2，及 TxD2 都是基于 DMA或中断操作

UART ch0，1，2 支持 IrDA1.0&16 位 FIFO

UART ch0，1 支持 nRTS0，nCTS0，nRTS1，及 Ncts1

支持握手模式传送/接收

图 11－1 UART 结构框图(含 FIFO)

11.2 UART 操作：以下部分介绍了 UART 操作，包括数据发送，数据接收，中断产生，双边速率产生，回环模式，红外模式及自动数据流模式。

1.数据传输：

传输的数据框架是可编程的。通常包括一位开始位，5－8 位数据位，一个可选的奇偶位及 1－2 位停止位，这些可以通过线型控制寄存器(ULCONn)来确定。传输时可产生中止条件，在一页传输过程中使输出都变为逻辑 0。这种块传输中止信号是在整个字传输完后执行。在中止传输任务产生后，仍持续将数据传送到 TxFIFO。

2. 数据接收：

跟传输数据一样，数据接收也是可编程的。在线性控制寄存器(ULCONn)中通常包含一个开始位，5－8 位数据位，可选择的校验位及 1－2 位停止位。接收器可以检测溢出错误，奇偶错误，帧错误及中止条件，其中每一项都可以设置错误标志。

溢出错误表明，新的数据在旧数据没有被读取的情况下，覆盖了旧的数据奇偶错误表明，接收器发现一个不希望出现的奇偶错误帧错误表明，接收到的数据没有一个有效的停止位断点条件表明，接收器收到的输入保持了长于传输一帧数据时间的逻辑 0状态如果接收 3 个字的时间内没有接收到数据且 RxFIFO 是非空的，那么接收超时(在 FIFO

模式下)。

3.自动流控制

S3C2410X 中的 UART 用 nRTS(发送请求信号)和 nCTS(清除发送信号)来支持自动流控制 AFC，以此实现 UART之间的互联。如果用户把 UART连在Modem 上，那么需将

UMCONn寄存器的自动控制流位设为失效，而由软件来控制发送请求信号。在自动流控制中，nRTS被接收器条件控制，而发送器的操作被 nCTS信号所控制。只有在 nCTS信号有效的情况下，UART 的发送器才会将数据传输到 FIFO(在自动流控制中，nCTS信号的有效表示另外一个 UART 的 FIFO 准备接收数据)。在 UART 接收数据前，如果接收数据的 FIFO 有大于 2 字节的空间，那么 nRTS 有效；如果接收数据的FIFO剩余空间在 1 字节以下，那么 nRTS无效(在 AFC 中，nRTS信号的有效表示接收器的 FIFO已经准备好接收数据)。

图 11-2 UART 的 AFC 接口注意：UART2不支持 AFC 功能，因为 S3C2410X没有 nRTS2 及 nCTS2.

4.非自动流控制实例(软件控制 nRTS 及 nCTS)

接收数据模式选择接收模式(中断或是 DMA 模式)

检查UFSTARn寄存器中 RxFIFO 计数的值；如果其值小于 15，则必须UMCONn[0]

为 1(nRTS 有效)。如果其值大于或等于 15，则须置 UMCONn[0]为 0(nRTS无效)。

重复第二步发送数据操作

选择发送模式(中断或DMA 模式)

检查 UMSTATn[0]的值，如果其值为 1(nCTS 有效)，则往 Tx 缓冲器或 TxFIFO寄存器写数据

RS-232C 接口如果用户连接到了调制解调器接口，则 nRTS、nCTS、nDSR、nDTR、DCD 和 nRI信号会被用到。这种情况下，用户利用软件通过 S/W 用通用 I/O 口来控制这些信号，因为AFC不支持 RS-232C 接口。

5. 中断/DMA 请求的产生

S3C2410X 的 UART 有 7 个状态(Tx/Rx/Error)信号：溢出错误、奇偶错误、帧错误、断点条件、接收 FIFO/Buffer 数据准备就绪、发送 FIFO/Buffer 空和发送移位寄存器空，他们由相应的 UART状态寄存器(UTRSTATn/UERSTATn)声明。当处于接收错误状态时，如果在控制寄存器(UCONn)中接收错误状态中断使能位被置为 1，则溢出错误、奇偶校验错误、帧错误、及断点错误每一个作为一种错误状态都可发出错误中断请求。当一个接收错误状态中断请求被发现时，引起中断请求的信号会被读UERSTATn 所识别。如果控制器中的接收模式被选定为中断模式，则当接收器从其接收移位寄存器向其接收 FIFO传输数据时，会激活接收 FIFO 的可引起接收中断的"满"状态信号。同样，如果控制器中的发送模式被选定为中断模式，则当发送器从其发送 FIFO向其

发送移位寄存器传输数据时，可引起发送中断的发送 FIFO“空”状态被激活。如果接收/发送模式被选定为 DMA 模式，则接收 FIFO"满"和发送 FIFO"空"的状态信号也可被连接，以产生 DMA 请求信号。

表 11-1 与 FIFO相连的中断

6.UART 错误状态 FIFO

UART 除了 RxFIFO寄存器，还有一个错误状态 FIFO。错误状态 FIFO 指出 FIFO 中的数据哪一个在接收时出错。错误中断发生在有错误的数据将被读取时。为清除 FIFO 的状态，寄存器 URXHn(有错的)和 UERSTATn会被读取。例子：假设 UART Rx FIFO依次接收字符A、B、C、D、E 并在帧错误发生时接收 B，奇偶错误发生时接收D。真实的 UART 接收错误不产生任何错误中断，因为接收错误的字符，还没被读取。当字符读出时才产生错误中断。

图 11-3 显示了 UART 接收接收五个字符及两个错误

图 11-3 UART 接收五个字符 2 种错误

7.波特率的产生

每一个 UART 的波特率发生器为收/发器提供一个连续时钟，时钟源可选为 S3C2410X

的内部系统时钟。波特率的时钟通过一个 16 位分频器分频后产生，16 位分频器的值由UBRDIVn寄存器具体说明。BURDIVn 由下式决定： UBRDIVn=(int)(PCLK/(bps*16))-1

式中：分频器的值为 1--216-1。对于正确的 UART 操作，S3C2410x 用 UCLK 作为分频器。如果 S3C2410X使用由外部UART 设备或系统提供的 UCLK，则UART 系列时钟将和 UCLK 准确同步。因此，用户可以得到更精确的 UART 操作。UBRDIVn 由下式确定： UBRDIVn=(int)(UCLK/(bps*16))-1

式中，分频器的值为 1-216-1且UCLK<PCLK。例如：如果波特率为 115200bps，而MCLK或 PCLK 为 40MHZ，则： UBRDIVn=(int)(40000000/(115200*16))-1 =(int)(21.7)-1 =21-1=20

UART波特率产生错误承受度 UART 10 位时间错误必须少于 1.87%(3/160)。tUPCLK=(UBRDIVn+1)*16*10/PCLK tUPCLK:实际UART10 位时间tUEXACT=10/波特率 tUEXACT:虚拟 UART10 位时间UART错误=(tUPCLK-rUEXACT)/tUEXACT*100%

8.回环模式

S3C2410X 的 UART 提供了一个供参考的测试模块作为回环模式，以解决通信连接中出现的孤立错误。此种模式下，所传输的数据会被立即接收。这个特点允许处理器检验内部的传输和接收所有 SIO 通道的数据路径。这种模式可通过设定 UCONn寄存器中的回环模式位来选择。

9.红外模式

S3C2410X 的 UART 模块支持红外传送和接收，可通过设置 ULCONn寄存器红外模式位来选择。在 IR传输模式下，传输脉冲的产生速率为 3/16，通常连续传输速率(当传输数据位为 0 时)。在 IR 接收模式下，接收器必须检测 3/16脉冲阶段以确定 0值。

图 11-4 IrDA 功能框图

图 11-5 连续 I/O帧时序图

图 11-6 红外传输模式帧时序图

图 11-7 红外接收模式时序图

11.3 UART 特殊功能寄存器

1. UART 行控制寄存器 UART 模块中有 3 个 UART 行控制寄存器：UART0，UART1，UART2。寄存器地址 R/W 描述复位值ULCON0 0X50000

000R/W UART0 行控制寄存器 0X00

ULCON1 0X50004000

R/W UART1 行控制寄存器 0X00

ULCON2 0X50008000

R/W UART2 行控制寄存器 0X00

ULCONn 位描述初始值保留 [7] 0

红外模式 [6] 该位确定是否使用红外模式：0=普通操作模式 1=红外发送/接收模式

0

奇偶模式 [5:3] 该位确定奇偶如何产生和校验：0xx=无 100=奇校验101=偶校验 110=强制为 1

111=强制为 0

000

停止位 [2] 该位确定停止位的个数：0=每帧一位停止位 1=每帧 2 位停止位

0

字长 [1:0] 该位确定数据位的个数：00=5 位 01=6 位 10=7 位 11=8 位

00

2. UART 控制寄存器寄存器地址 R/W 描述复位值UCON0 0X50000

004R/W UART0 控制寄存器 0X00

UCON1 0X50004004

R/W UART1 控制寄存器 0X00

UCON2 0X50008004

R/W UART2 控制寄存器 0X00

UCONn 位描述初始值时钟选择 [10] 为 UART波特率选择 PCLK或UCLK：

0 ： PCLK :UBRDIVn=(int)(PCLK/(bps*16))-11=UCLK(@GPH8):UBRDIVn=(int)(UCLK/(bps*16))-1

0

Tx 中断类型

[9] 发送中断请求类型：0=脉冲 1=电平

0

Rx 中断类型

[8] 接收中断请求类型：0=脉冲 1=电平

0

Rx 超时中断

[7] 允许/不允许Rx超时中断：0=不允许 1=允许

0

Rx 错误状态中断使能

[6] 允许/不允许产生 UART错误中断：0=不允许 1=允许

0

回环模式 [5] 该位为 1使UART进入回环模式：0=普通运行 1=回环模式

0

发送暂停信号

[4] 该位为 1使 UART 发送一个暂停条件，该位在发送一个暂停信号后自动清除：0=正常发送 1=发送暂停条件

0

传输模式 [3:2] 这两位确定哪个模式可写 Tx 数据到 UART 发

送保持寄存器：00=禁止 01=中断请求或 polling 模式10=DMA0 请求/DMA3 请求

00

11=DMA1 请求接收模式 [1:0

] 这两位确定哪个模式可从 UART 接收缓冲寄存器读取数据：00=禁止 01=中断请求或 polling 模式10=DMA0 请求/DMA3 请求11=DMA1 请求

00

3. UART FIFO 控制寄存器UART 模块中有 3 个 UART FIFO 控制寄存器：UFCON0,UFCON1 和 UFCON2。寄存器地址 R/W 描述复位值UFCON0 0X50000

008R/W UART0 FIFO 控制寄存器 0X0

UFCON1 0X50004008

R/W UART1 FIFO 控制寄存器 0X0

UFCON2 0X50008008

R/W UART2FIFO 控制寄存器 0X0

UFCONn 位描述初始值TxFIFO Trigger level

[7:6] 确定发送 FIFO 的触发条件：00=空 01=4 字节10=8 字节 11=12 字节

00

RxFIFO Trigger level

[5:4] 确定接收 FIFO 的触发条件：00=4 字节 01=8 字节10=12 字节 11=16 字节

00

保留 [3] 保留 0

Tx FIFO Reset

[2] Tx FIFO复位值，该位在 FIFO复位后自动清除0=正常 1=Tx FIFO复位

0

Rx FIFO Reset

[1] Rx FIFO复位值，该位在 FIFO复位后自动清除0=正常 1=Rx FIFO复位

0

FIFO 使能 [0] 0=FIFO禁止 1=FIFO 模式 0

4. UART MODEM 控制寄存器 UART 模块中有 2 个 UART MODEM 控制寄存器：UMCON0,UMCON1。寄存器地址 R/W 描述 R/W

UMCON0 0X5000000C

R/W UART0 Modem 控制寄存器 0X0

UMCON1 0X5000400C

R/W UART1 Modem 控制寄存器 0X0

UMCON2 0X5000800C

R/W 保留未定义UMCONn 位描述初始值保留 [7:5] 保留，这三位必须为 0 000

AFC [4] 0=禁止 1=使能 0

保留 [3:1] 保留，这三位必须为 0 000

发送请求 [0] 如果AFC允许，则该位忽略0=高电平(nRTS无效) 1=低电平(nRTS 有效)

0

5. UART Tx/Rx状态寄存器UART 模块中有 3 个 UART Tx/Rx 状态寄存器： UTRSTAT0,UTRSTAT1, 及UTRSTAT2。寄存器地址 R/W 描述复位值UTRSTAT0 0X50000

010R UART0 Tx/Rx状态寄存器 0X6

UTRSTAT1 0X50004010

R UART1 Tx/Rx状态寄存器 0X6

UTRSTAT2 0X50008010

R UART2 Tx/Rx状态寄存器 0X6

UTRSTAT0 位描述初始值发送位空 [2] 该位在发送移位寄存器没有有效的数据或

发送移位寄存器为空时为 1

0=发送移位寄存器不空 1=发送移位寄存器空

[1]

发送缓冲为空 [1] 该位在发送缓冲寄存器没有包含有效的数据时为 1.如果 UART使用 FIFO，则应检查 UFSTAT 寄存器的 TxFIFO 计数位和TxFIFO满标志位，以代替检查该位：0=不空 1=空

[1]

接收缓冲寄存器数据准备

[0] 无论何时接收缓冲寄存器包含有效数据，该位为 1.如果 UART使用 FIFO，则应检查UFSTAT寄存器的 Rx FIFO 计数位，以代替检查该位

[0]

0=空 1=接收缓冲寄存器中有接收数据

6. UART错误状态寄存器UART 模块中有 3 个 UART错误状态寄存器：UERSTAT0,UERSTAT1 和 UERSTAT2.

寄存器地址 R/W 描述复位值UERSTAT0 0X50000

014R UART0 错误状态寄存器 0X0

UERSTAT1 0X50004014

R UART1 错误状态寄存器 0X0

UERSTAT2 0X50008014

R UART2 错误状态寄存器 0X0

UERATATn 位描述初始值保留 [3] 该位为 1 指示一个暂停信号已经接收到

0=无暂停信号接收 1=暂停信号已接收到

0

帧错误 [2] 该位为 1 指示一个帧错误发生 0

奇偶错误 [1] 该位为 1 指示在接收时一个奇偶错误发生 0

溢出错误 [0] 该位为 1 指示一个溢出错误发生 0

7. UART FIFO状态寄存器UART 模块中有 3 个 UART FIFO状态寄存器：UFSTAT0,UFSTAT1,及 UFSTAT2。寄存器地址 R/W 描述复位值UFSTAT0 0X50000

018R UART0 FIFO状态寄存器 0X00

UFSTAT1 0X50004018

R UART0 FIFO状态寄存器 0X00

UFSTAT2 0X50008018

R UART0 FIFO状态寄存器 0X00

UFSTATn 位描述初始值保留 [15:1

0] 保留 0

Tx FIFO满 [9] 当发送 FIFO满时，该位为 1

当 0 字节<=Tx FIFO 中的数据<=15 字节时，该位为 0

当 Tx FIFO 中的数据满时，该位为 1

0

Rx FIFO满 [8] 当接收 FIFO满时，该位为 1

当 0 字节<=Rx FIFO 中的数据<=15 字节时，该位为 0

当Rx FIFO 中的数据满时，该位为 1

0

Tx FIFO 计数

[7:4] Tx FIFO 中的数据数量 0

Rx FIFO 计数

[3:0] Rx FIFO 中的数据数量 0

8. UART MODEM状态寄存器UART 模块中有 2 个 UART MODEM状态寄存器：UMSTAT0 和 UMSTAT1。寄存器地址 R/W 描述复位值UMSTAT0 0X500000

1CR UART0 MODEM 状态寄存

器0X0

UMSTAT1 0X5000401C

R UART1 MODEM 状态寄存器

0X0

保留 0X5000801C

-- 保留未定义UMSTAT0 位描述初始值保留 [3] 保留 0

Delta CTS [2] 该位指示输入到 S3C2410X 的 nCTS信号自从上次读后是否已改变状态0=未变 1=改变

0

保留 [1] 保留 0

清除发送 [0] 0=CTS信号没有改变(nCTS 引脚为高电平)

1=CTS信号改变(nCTS 引脚为低电平)

0

图 11-8 nCTS 及数据 CTS 时序图9. UART 发送保持寄存器UART 模块中有 3 个 UART 发送保持寄存器：UTxH0，UTxH1 及 UTxH2。寄存器地址 R/W 描述复位值UTXH0 0X5000002

0(L)0X5000002

W UART0 发送保持寄存器 --

3(B)UTXH1 0X5000402

0(L)0X50004023(B)


UTXH2 0X50008020(L)0X50008023(B)


UTXHn 位描述初始值TXDATAn

[7:0] UARTn 数据发送 --

注意：（L）小端模式（B）大端模式10. UART 接收保存寄存器UART 模块中有 3 个 UART 接收保持寄存器：URXH0 和 URxH1，URXH2.

寄存器地址 R/W 描述复位值URXH0 0X5000002

4(L)0X50000027(B)

R UART0 接收保持寄存器 -

URXH1 0X50004024(L)0X50004027(B)


URXH2 0X50008024(L)0X50008027(B)


URXHn 位描述初始值RXDATAn [7:0] UARTn 接收数据 -

11. UART波特率分频寄存器UART 模块中有 3 个波特率分频寄存器：UBRDIV0，UBRDIV1 及 UBRDIV2。UBRDIVn 的值通过下式来决定 Tx/Rx 的时钟频率： UBRDIVn=(int)(PCLK/(bps*16))-1 或 UBRDIVn=(int)(PCLK/(bps*16))-1式中，分频值范围为：1-216-1，且UCLK<PCLK

例如：如果波特率为 115200，且 PCLK或UCLK 为 40Mhz，UBRDIVn 为： UBRDIVn=（int）（40000000/（115200*16））-1

=（int）（21.7）-1=20

寄存器地址 R/W 描述复位值UBRDIV0 0X50000

028R/W 波特率分频寄存器 0 -

UBRDIV1 0X50004028

R/W 波特率分频寄存器 1 -

UBRDIV2 0X50008028

R/W 波特率分频寄存器 2 -

UBRDIVn 位描述初始值UBRDIV [15:0] 波特率分频值：UBRDIVn>0 -

第十四章中断控制器

14.1 S3C2410X 中断概述　

S3C2410X的中断控制器可接收来自56个中断源的中断请求。这些中断源来自DMA、UART、IIC等芯片内部外围或接口芯片的外部引脚。在这些中断源中，UARTn和EINTn

是‘OR’关系。中断控制器的任务是在片内外围和外部中断源组成的多重中断发生时，经过优先级

判断选择其中一个中断，通过FIQ或IRQ向ARM920T内核发出FIQ或IRQ中断请求。仲裁程序依据硬件优先权逻辑电路进行优先级判断，并将结果写回到中断挂起寄存

器，中断寄存器有助于通知用户，中断源中产生了哪一个中断。

图14－1　中断处理框图

14.2　S3C2410X 中断控制器的操作

　　1．程序状态寄存器（PSR）中的F位和I位

如果CPSR程序状态寄存器的F位被设置为1，那么CPU将不接收来自中断控制器的FIQ（快速中断请求）；如果CPSR程序状态寄存器的I位被设置为1，那么CPU将不接收来自中断控制器的IRQ（中断）请求。因此，为了使能FIQ和IRQ，必须先将CPSR程序状态寄存器的F位和I位清0，并且中断屏蔽寄存器INTMSK中的位也要清0。

2．中断模式ARM920T提供了2种　中断模式（INTMOD）：FIQ模式和IRQ模式。所有的中断源

在中断请求时都要确定使用哪一种中断模式。3．中断挂起寄存器S3C2410X有两个中断挂起寄存器：源中断挂起寄存器（SRCPND）和中断挂起寄

存器（INTPND）。这两个中断挂起寄存器都用于指示对应的中断是否被激活。当中断源请求中断时， SRCPND寄存器的相应位被设置灾1，同时，INTPND寄存器中相应的只断位在仲裁程序之后自动设置为1。如果中断被屏蔽，SRCPND寄存器的相应位被设置为1，但并不会改变以INTPND的相应位。当INTPND寄存器的挂起位被设置时，只要相应的标志I或标志F被清0，相应原中断程序都将被执行。SRCPND寄存器和INTPND

寄存器都可以读和写，因此，中断程序必须在清除挂起条件，即：首先向SRCPND寄存器的相应位写1；然后　再条件使用同样的方法向INTPND寄存器中写入清零中断挂起条件。

4．中断屏蔽寄存器当中断屏蔽寄存器（INTMSK）的屏蔽位为1时，对应的中断被禁止；当INTMSK

寄存器的屏蔽位为0时，对应的中断正常执行。如果相应的中断屏蔽位为1并且中断产生则源挂起位将被设置。

14.3　S3C2410X 中断源

S3C2410X 中断控制器支持56个中断源，如下表所列。中断源描述优先权仲裁器组INT_ADC ADC EOC和触摸中断

（INT_ADC/INT_TC）ARB5

INT_RTC RTC告警中断 ARB5INT_SPI1 SPI1中断 ARB5INT_UART0 UART0中断

（ERR，RXD，TXD）ARB5

INT_IIC IIC中断 ARB4INT_USBH USB主机中断 ARB4INT_USBD USB从设备中断 ARB4Reserved Reserved ARB4INT_UART1 UART1中断

（ERR，RXD，TXD）ARB4

INT_SPI0 SPI0中断 ARB4INT_SDI SI中断 ARB3INT_DMA3 DMA通道3中断 ARB3INT_DMA2 DMA通道2中断 ARB3INT_DMA1 DMA通道1中断 ARB3 INT_DMA0 DMA通道0中断 ARB3INT_LCD LCD 中断(INT_FrSyn 和

INT_FiCnt)ARB3

INT_UART2 UART2中断（ERR，RXD，TXD）

ARB2

INT_TIMER4 定时器4中断 ARB2INT_TIMER3 定时器3中断 ARB2INT_TIMER2 定时器2中断 ARB2INT_TIMER1 定时器1中断 ARB2INT_TIMER0 定时器0中断 ARB2INT_WDT 看门狗定时器中断 ARB1INT_TICK RTC时钟滴答中断 ARB1nBATT_FLT 电池故障中断 ARB1Reserved Reserved ARB1EINT8_23 外部中断8－23 ARB1EINT4_7 外部中断4－7 ARB1EINT3 外部中断3 ARB0EINT2 外部中断2 ARB0EINT1 外部中断1 ARB0

EINT0 外部中断0 ARB0

1．中断优先级产生模块32个中断请求的优先级逻辑电路是由七个旋转基址优先级仲裁器组成的：6个1级优

先级仲裁器和一个2级优先级仲裁器，如图14－2所列。

图14－2　优先级产生模块2．中断优先级

每个优先级仲裁器能够处理请求基于 1 位优先级仲裁模式控制的（ ARB＿MODE）6个中断和控制信号（ARB＿SEL）的两种选择如下所列：

—ARB_SEL位是00b,优先级序列为REQ0,REQ1,REQ2,REQ3,REQ4和REQ5.



注：一个优先级器的REQ0的优先级总是最高的，REQ5的优先级总是最低的。别外通过改变ARB_SEL位，可以循环设置REQ1到REQ4的优先级。

这里，如果ARB_MODE位设置为0，那么ARB_SEL位不能自动的改变，使优先级仲裁器在固定的优先级模式中进行操作（即使是在这种模式下，我们也可以手工的改变ARB_SEL位来重新设置优先级）。如果ARB_MODE位设置为1，那么ARB_SEL位以循环方式改变，如果REQ1正在被，ARB_SEL位将被自动设置成01b,以便使REQ1的优先级最低。ARB_SEL改变的详细规则如下所列：

— 如果REQ0或REQ5被服务，ARB_SEL位不被改变—如果REQ1被服务，ARB_SEL位被设置为 01b。—如果REQ2被服务，ARB_SEL位被设置为10b。—如果REQ3被服务，ARB_SEL位被设置为11b。—如果REQ4被服务，ARB_SEL位被设置为00b。

14.4　S3C2410X 中断控制器的特殊功能寄存器

中断控制器有5侦探投寄器，分别为：中断源挂起寄存器，中断寄存器，中断屏蔽寄存器，优先级寄存器和中断挂起寄存器。

来自中断源的所有中断请求，将首先记录在中断源挂起寄存器中。通常它们被分成两个组，并包含在基于中断模式寄存器中的快速中断请求（FIQ）和中断请求（IRQ）中。优先级仲裁程序用于处理基于中断优先级寄存器的多个IRQ请求。１．中断源挂起寄存器（SRCPND）

SRCPND寄存器是由32位组成的，并且每个位对应一个中断源。如果的中断源产生中断请求时，那么SRCPND中的相应位设置为1，并等待请求的中断被响应。同样的，SRCPND寄存器指出请求被响应的中断源。注意：SRCPND寄存器的每一位自动　的被中断源设置而不考虑INTMASK寄存器中的屏蔽位。另外，SRCPND寄存器不受中断控制　的优先级逻辑电路的影响。在一个具体中断源的中断程序中，SRCPND寄存器的相应位必须清0，以得到来自同一中断的中断请求。若是在没有清0　SRCPND而从ISR中返回时，那么中断控制器的操作将会像是在来同一个中断源中产生另一个中断请求。换句话说，如果SRCPND寄存器的具体某位设置为1，它将会认为一个有效的中断请求一直在等待被响应。清除相应位的时间依赖于用户的请求。如果用户想接收来自同一个中断的另一个有效请求，用户首先要清除相应位，接着使能中断。用户可以将一个数据写到中断源寄存器中来清除SRCPND的具体某位。它仅仅是清除SRCPND在数据中设置为1的相应位。数据中设置为0的那些相应位仍然保持原来值。寄存器名称地址 R/W 描述初始值SRCPND 0X4A000

000R/W 指示中断请求状态　

0＝无中断请求 1＝有中断请求0X00000000

SRCPND 位描述初始值INT_ADC [31] 0＝未请求　　　1＝有请求 0INT_RTC [30] 0＝未请求　　　1＝有请求 0INT_SPI1 [29] 0＝未请求　　　1＝有请求 0INT_UART0 [28] 0＝未请求　　　1＝有请求 0INT_IIC [27] 0＝未请求　　　1＝有请求 0INT_USBH [26] 0＝未请求　　　1＝有请求 0INT_USBD [25] 0＝未请求　　　1＝有请求 0Reserved [24] 0＝未请求　　　1＝有请求 0

INT_UART1 [23] 0＝未请求　　　1＝有请求 0INT_SPI0 [22] 0＝未请求　　　1＝有请求 0INT_SDI [21] 0＝未请求　　　1＝有请求 0INT_DMA3 [20] 0＝未请求　　　1＝有请求 0INT_DMA2 [19] 0＝未请求　　　1＝有请求 0INT_DMA1 [18] 0＝未请求　　　1＝有请求 0INT_DMA0 [17] 0＝未请求　　　1＝有请求 0INT_LCD [16] 0＝未请求　　　1＝有请求 0INT_UART2 [15] 0＝未请求　　　1＝有请求 0INT_TIMER4 [14] 0＝未请求　　　1＝有请求 0INT_TIMER3 [13] 0＝未请求　　　1＝有请求 0INT_TIMER2 [12] 0＝未请求　　　1＝有请求 0INT_TIMER1 [11] 0＝未请求　　　1＝有请求 0INT_TIMER0 [10] 0＝未请求　　　1＝有请求 0INT_WDT [9] 0＝未请求　　　1＝有请求 0INT_TICK [8] 0＝未请求　　　1＝有请求 0nBATT_FLT [7] 0＝未请求　　　1＝有请求 0Reserved [6] 0＝未请求　　　1＝有请求 0EINT8_23 [5] 0＝未请求　　　1＝有请求 0EINT4_7 [4] 0＝未请求　　　1＝有请求 0EINT3 [3] 0＝未请求　　　1＝有请求 0EINT2 2] 0＝未请求　　　1＝有请求 0EINT1 [1] 0＝未请求　　　1＝有请求 0EINT0 [0] 0＝未请求　　　1＝有请求 0

２．中断模式寄存器（INTMOD）中断模式寄存器INTMOD共有32位，每一位对应着一个中断源。当中断源的模式位设置为1时，对应的中断会以FIQ模式来处理，相反，当模式位设置为0时，中断会以IRQ模式来处理。注意，在中断控制的FIQ模式中只有一个中断能被响应。（用FIQ模式来处理紧急中断）。因此，INTMOD寄存器只有一位被设置为1。寄存器名称地址 R/W 描述初始值INTMOD 0X4A00000

4R/W 中断寄存器　

0＝IRQ模式　1＝FIQ模式0X00000000

SRCPND 位描述初始值INT_ADC [31] 0＝IRQ　　1＝FIQ 0INT_RTC [30] 0＝IRQ　　1＝FIQ 0INT_SPI1 [29] 0＝IRQ　　1＝FIQ 0

INT_UART0 [28] 0＝IRQ　　1＝FIQ 0INT_IIC [27] 0＝IRQ　　1＝FIQ 0INT_USBH [26] 0＝IRQ　　1＝FIQ 0INT_USBD [25] 0＝IRQ　　1＝FIQ 0Reserved [24] 0＝IRQ　　1＝FIQ 0INT_UART1 [23] 0＝IRQ　　1＝FIQ 0INT_SPI0 [22] 0＝IRQ　　1＝FIQ 0INT_SDI [21] 0＝IRQ　　1＝FIQ 0INT_DMA3 [20] 0＝IRQ　　1＝FIQ 0INT_DMA2 [19] 0＝IRQ　　1＝FIQ 0INT_DMA1 [18] 0＝IRQ　　1＝FIQ 0INT_DMA0 [17] 0＝IRQ　　1＝FIQ 0INT_LCD [16] 0＝IRQ　　1＝FIQ 0INT_UART2 [15] 0＝IRQ　　1＝FIQ 0INT_TIMER4 [14] 0＝IRQ　　1＝FIQ 0INT_TIMER3 [13] 0＝IRQ　　1＝FIQ 0INT_TIMER2 [12] 0＝IRQ　　1＝FIQ 0INT_TIMER1 [11] 0＝IRQ　　1＝FIQ 0INT_TIMER0 [10] 0＝IRQ　　1＝FIQ 0INT_WDT [9] 0＝IRQ　　1＝FIQ 0INT_TICK [8] 0＝IRQ　　1＝FIQ 0nBATT_FLT [7] 0＝IRQ　　1＝FIQ 0Reserved [6] 0＝IRQ　　1＝FIQ 0EINT8_23 [5] 0＝IRQ　　1＝FIQ 0EINT4_7 [4] 0＝IRQ　　1＝FIQ 0EINT3 [3] 0＝IRQ　　1＝FIQ 0EINT2 2] 0＝IRQ　　1＝FIQ 0EINT1 [1] 0＝IRQ　　1＝FIQ 0EINT0 [0] 0＝IRQ　　1＝FIQ 0

３．中断屏蔽寄存器（INTMSK）中断屏蔽寄存器INTMSK，共有32位。每一位对应一个中断源，当屏蔽位为1时，对应的中断被屏蔽如果（SRCPND寄存器的相应位设置为1）；当屏蔽位为0时，该中断可正常执行。寄存器地址 R/

W描述初值

INTMSK 0X4A000008

R/W

决定中断源被屏蔽。被屏蔽的中断源将不被响应。0＝中断源被响应 1＝中断源不被响应

0X00000000

SRCPND 位描述初始值

INT_ADC [31] 0＝服务允许　　1＝屏蔽　 1INT_RTC [30] 0＝服务允许　　1＝屏蔽 1INT_SPI1 [29] 0＝服务允许　　1＝屏蔽 1INT_UART0 [28] 0＝服务允许　　1＝屏蔽 1INT_IIC [27] 0＝服务允许　　1＝屏蔽 1INT_USBH [26] 0＝服务允许　　1＝屏蔽 1INT_USBD [25] 0＝服务允许　　1＝屏蔽 1Reserved [24] 0＝服务允许　　1＝屏蔽 1INT_UART1 [23] 0＝服务允许　　1＝屏蔽 1INT_SPI0 [22] 0＝服务允许　　1＝屏蔽 1INT_SDI [21] 0＝服务允许　　1＝屏蔽 1INT_DMA3 [20] 0＝服务允许　　1＝屏蔽 1INT_DMA2 [19] 0＝服务允许　　1＝屏蔽 1INT_DMA1 [18] 0＝服务允许　　1＝屏蔽 1INT_DMA0 [17] 0＝服务允许　　1＝屏蔽 1INT_LCD [16] 0＝服务允许　　1＝屏蔽 1INT_UART2 [15] 0＝服务允许　　1＝屏蔽 1INT_TIMER4 [14] 0＝服务允许　　1＝屏蔽 1INT_TIMER3 [13] 0＝服务允许　　1＝屏蔽INT_TIMER2 [12] 0＝服务允许　　1＝屏蔽 1INT_TIMER1 [11] 0＝服务允许　　1＝屏蔽 1INT_TIMER0 [10] 0＝服务允许　　1＝屏蔽 1INT_WDT [9] 0＝服务允许　　1＝屏蔽 1INT_TICK [8] 0＝服务允许　　1＝屏蔽 1nBATT_FLT [7] 0＝服务允许　　1＝屏蔽 1Reserved [6] 0＝服务允许　　1＝屏蔽 1EINT8_23 [5] 0＝服务允许　　1＝屏蔽 1EINT4_7 [4] 0＝服务允许　　1＝屏蔽 1EINT3 [3] 0＝服务允许　　1＝屏蔽EINT2 [2] 0＝服务允许　　1＝屏蔽 1EINT1 [1] 0＝服务允许　　1＝屏蔽 1EINT0 [0] 0＝服务允许　　1＝屏蔽 1

４．优先级寄存器（PRIORITY）寄存器名称地址 R/W 描述初始值PRIORITY 0X4A00000C R/W IRQ优先级控制寄存器 0X7F

PRIORITY 位描述初始值ARB_SEL6 [20:19] 优先级仲裁器6组优先级序列集

00 =REQ 0-1-2-3-4-5 01 =REQ 0-2-3-4-1-510 =REQ 0-3-4-1-2-5 11 =REQ 0-4-1-2-3-5

0

ARB_SEL5 [18:17] 优先级仲裁器5组优先级序列集00 =REQ 1-2-3-4 01 =REQ 2-3-4-110 =REQ 3-4-1-2 11 =REQ 4-1-2-3

0

ARB_SEL4 [16:15] 优先级仲裁器4组优先级序列集00 =REQ 0-1-2-3-4-5 01 =REQ 0-2-3-4-1-510 =REQ 0-3-4-1-2-5 11 =REQ 0-4-1-2-3-5

0


0


0


0

ARB_SEL0 [8:7] 优先级仲裁器6组优先级序列集00 =REQ　1-2-3-4 01 =REQ 2-3-4-110 =REQ 3-4-1-2 　 11 =REQ 4-1-2-3

0

ARB_MODE6 [6] 优先级仲裁器6组优先级循环使能0=非循环优先级　 1＝循环优先级

1

ARB_MODE5 [5] 优先级仲裁器5组优先级循环使能0= 非循环优先级　 1＝循环优先级

1


1


1


1


1


1

５．中断挂起寄存器（INTPND）中断挂起寄存器INTPND共有32位，每一位对应着一个中断源。当有中断请求产生，且屏蔽位被设置时，优先级最高的中断请求的相应位会被设置为1。因为INTPND

寄存器在优先级逻辑电路　后会被固定，唯一的请求位被设置为1，并且会向CPU

产生IRQ中断请求。在IRQ的中断服务程序中，用户可以读这个寄存器来决定32个中断源中哪一个中断源被响应。同SRCPND寄存器一样，INTPND寄存器在SRCPND寄存器清后，在中断服务程序

中也应当被清零。用户可以向该寄存器存中写入一个数据来清除INTPND的具体位。它仅仅清除数据中INPND中设置为1的相应位。设置为0的相应仍然保持为原来的值

寄存器名称地址 R/W 描述初始值INTPND 0X4A000010 R/W 指示中断请求的状态　

0＝无请求　1＝有请求0X00000000

注意：1）若是FIQ模式的中断产生，INTPND的相应位将不被开启，因为INTPND寄存器

仅用IRQ模式的中断。2）注意清除INTPND寄存器的内容。INTPND寄存器通过写1来完成清0。如果INTPND的位为1，那么该位通过0来清除，INTPND寄存器和INTOFFSET寄存器在有些情况下可能会出现不期望的值。所以，永远不能向INTPND有位中写0。清除INTPND寄存器的简便方法就是在INTPND寄存器上写入INTPND的值。（在给出的实例代码中，这种方法还未被应用。）INTPND 位描述初始值INT_ADC [31] 0＝无请求　　1＝有请求 0INT_RTC [30] 0＝无请求　　1＝有请求 0INT_SPI1 [29] 0＝无请求　　1＝有请求 0INT_UART0 [28] 0＝无请求　　1＝有请求 0INT_IIC [27] 0＝无请求　　1＝有请求 0INT_USBH [26] 0＝无请求　　1＝有请求 0INT_USBD [25] 0＝无请求　　1＝有请求 0Reserved [24] 0＝无请求　　1＝有请求 0INT_UART1 [23] 0＝无请求　　1＝有请求 0INT_SPI0 [22] 0＝无请求　　1＝有请求 0INT_SDI [21] 0＝无请求　　1＝有请求 0INT_DMA3 [20] 0＝无请求　　1＝有请求 0INT_DMA2 [19] 0＝无请求　　1＝有请求 0INT_DMA1 [18] 0＝无请求　　1＝有请求 0INT_DMA0 [17] 0＝无请求　　1＝有请求 0INT_LCD [16] 0＝无请求　　1＝有请求 0INT_UART2 [15] 0＝无请求　　1＝有请求 0INT_TIMER4 [14] 0＝无请求　　1＝有请求 0INT_TIMER3 [13] 0＝无请求　　1＝有请求 0INT_TIMER2 [12] 0＝无请求　　1＝有请求 0

INT_TIMER1 [11] 0＝无请求　　1＝有请求 0INT_TIMER0 [10] 0＝无请求　　1＝有请求 0INT_WDT [9] 0＝无请求　　1＝有请求 0INT_TICK [8] 0＝无请求　　1＝有请求 0nBATT_FLT [7] 0＝无请求　　1＝有请求 0Reserved [6] 0＝无请求　　1＝有请求 0EINT8_23 [5] 0＝无请求　　1＝有请求 0EINT4_7 [4] 0＝无请求　　1＝有请求 0EINT3 [3] 0＝无请求　　1＝有请求 0EINT2 2] 0＝无请求　　1＝有请求 0EINT1 [1] 0＝无请求　　1＝有请求 0EINT0 [0] 0＝无请求　　1＝有请求 0

６．中断偏移量寄存器（INTOFFSET）在中断偏移量寄存器中的值显示的是在INTPND寄存器中的IRQ模式的中断请求。INTOFFSET寄存器中的位的清除能够根据SRCPND和INTPND的清除来自动的清除。

寄存器名称地址 R/W 描述初始值INTOFFSET 0X4A000014 R 指示IRQ中断请求源 0X00000000

INT源 OFFSET值 INT 源 OFFSET值INT_ADC 31 INT_UART2 15INT_RTC 30 INT_TIMER4 14INT_SPI1 29 INT_TIMER3 13INT_UART0 28 INT_TIMER2 12INT_IIC 27 INT_TIMER1 11INT_USBH 26 INT_TIMER0 10INT_USBD 25 INT_WDT 9Reserved 24 INT_TICK 8INT_UART1 23 nBATT_FLT 7INT_SPI0 22 Reserved 6]INT_SDI 21 EINT8_23 5INT_DMA3 20 EINT4_7 4INT_DMA2 19 EINT3 3INT_DMA1 18 EINT2 2INT_DMA0 17 EINT1 1INT_LCD 16 EINT0 0

注：FIQ模式中断不影响INTOFFSET寄存器，因为INTOFFSET寄存器只适用于IRQ中断模式。

７．从中断源挂起寄存器（SUBSRCPND）用户可以写一个数据到这个寄存器来清除SUBSRCPND的某一位。它只清除数据在SUBSRCPND寄存器相应位设置为1的位；设置为0的位仍然保持不变。寄存器名称地址 R/W 描述初始值SUBSRCPND 0X4A00001

8R/W 指示中断请求状态　

0＝无中断请求 1＝有中断请求0X00000000

SUBSRCPND

位描述初始值Reserved [31:11] 未使用 0INT_ADC [10] 0＝未请求　　　1＝有请求 0INT_TC [9] 0＝未请求　　　1＝有请求 0

INT_ERR2 [8] 0＝未请求　　　1＝有请求 0INT_TXD2 [7] 0＝未请求　　　1＝有请求 0INT_RXD2 [6] 0＝未请求　　　1＝有请求 0INT_ERR1 [5] 0＝未请求　　　1＝有请求 0INT_TXD1 [4] 0＝未请求　　　1＝有请求 0INT_RXD1 [3] 0＝未请求　　　1＝有请求 0INT_ERR0 2] 0＝未请求　　　1＝有请求 0INT_TXD0 [1] 0＝未请求　　　1＝有请求 0INT_RXD0 [0] 0＝未请求　　　1＝有请求 0

8．从中断屏蔽寄存器（INTSUBMSK）从中断屏蔽寄存器共有11位，每一位对应着一个中断源。如果某位设置为1，则相

应位的中断请求将被屏蔽（即使是在SUBSRCPND寄存器的相应位设置为1的情况下）。若相应位为0时，则其对应的中断请求可被允许。寄存器名称地址 R/W 描述初始值INTSUBMSK

0X4A00001C

R/W 决定中断源是否屏蔽0＝ISR可用 1＝ISR被屏蔽

0X7FF

SUBSRCPND

位描述初始值Reserved [31:11] 未使用 0INT_ADC [10] 0＝允许服务　　　1＝屏蔽 1INT_TC [9] 0＝允许服务　　　1＝屏蔽 1INT_ERR2 [8] 0＝允许服务　　　1＝屏蔽 1INT_TXD2 [7] 0＝允许服务　　　1＝屏蔽 1INT_RXD2 [6] 0＝允许服务　　　1＝屏蔽 1

INT_ERR1 [5] 0＝允许服务　　　1＝屏蔽 1INT_TXD1 [4] 0＝允许服务　　　1＝屏蔽 1INT_RXD1 [3] 0＝允许服务　　　1＝屏蔽 1INT_ERR0 2] 0＝允许服务　　　1＝屏蔽 1INT_TXD0 [1] 0＝允许服务　　　1＝屏蔽 1INT_RXD0 [0] 0＝允许服务　　　1＝屏蔽 1

第十七章 RTC

17.1 概述

在系统电源关闭的情况下，实时时钟 RTC 单元可由后备电池供电，以继续运行。RTC 可通过 STRB/LDRB 的 ARM 指令向 CPU传送 8 位 BCD 数据。传送的数据包括秒、分、时、星期、日期、月份和年份。RTC 单元时钟源由外部 32.768kHZ晶振提供，可实现闹钟（告警）功能。

特性： BCD 数据，秒、分、时、日、日期、月和年闰年产生器告警功能，告警中断或从断电模式唤醒排除了 2000年问题独立的电源端口（RTCVDD）支持毫秒滴答时间中断作为 RTOS 核的时间滴答循环复位功能

17.2 实时时钟操作

图 17-1 实时时钟结构框图1．闰年发生器闰年发生器根据 BCDDAY、BCDMON 和 BCDYEAR 中的数据来决定每月的最后日

期为 28、29、30或 31。该模块通过闰年来决定最后一天。一个 8 位计数器只能表示 2 个BCD 数据，因此它不能判断 00年是否为闰年。例如，它不能区分 1900年和 2000年，注意， 1900年不是闰年而 2000年是。因此，S3C2410X 中两数字 00表示 2000年，而不是 1900年。

2．读/写寄存器为了读/写 RTC 模块中的 BCD寄存器，必须设置 RTCCON寄存器的位 0 为高电平。

要显示秒、分、时、日、星期、月和年， CPU 应该分别读取 RTC 模块中BCDSEC、BCDMIN、BCDHOUR、BCDDAY、BCDDATE、BCDMON 和 BCDYEAR 中的数据。但是，由于多个寄存器在读，可能会产生 1s 的偏差。例如，当从 BCDYEAR 到BCDMIN读寄存器时，结果假定是 2059年 12月 31 日 23 时 59 分。如果 BCDSEC 中的值在 1~59之间时，那么，没有问题；但是如果值为 0秒，那么由于存在 1秒的偏差，读出的值就可能变成 2060年 1月 1 日 0 时 0秒。所以这时，若 BCDSEC 是 0，则应从BCDYEAR向 BCDSEC重新读取数据。

2．备用电池操作RTC 逻辑可用备用电池驱动，即使系统电源关闭了，它也可通过 RTCVDD 引脚向RTC 模块提供电源。当系统关闭时，CPU 和 RTC 逻辑间的接口应关闭。备用电池只驱动晶振电路和 BCD 计数器，以最小化电源消耗。3．告警功能在断电模式或正常操作模式下，RTC在一段指定的时间内将产生一个告警信号。在正常操作模式下，告警中断 ALMINT 有效。在断电模式下，电源管理唤醒信号PMWKUP 和 ALMINT 都有效。RTC告警寄存器 RTCALM 决定告警使能与禁止，并决定告警时钟设置的条件。4．滴答中断滴答时钟用于产生中断请求，TICNT寄存器有一个中断使能位和中断计数值。当计数值到达 0 时，产生滴答时钟中断。中断周期如下： Period=(n+1)/128 second

n: 滴答时钟计数值（1~127）RTC滴答时钟可用于 RTOS（实时操作系统）核时钟滴答。如果 RTC滴答时钟产生

时钟滴答，则和 RTOS 功能相关的时间总是与实际时间同步。5．循环复位功能循环复位功能可由 RTC循环复位寄存器 RTCRST执行。秒产生进位的循环边界（30s、40s、50s）是可选的，循环复位后秒值回到 0。例如，当前时间是 23:37:47，如果设置的循环边界是 40s，那么循环复位将当前时间改为 23:38:00。注意：所有的 RTC寄存器必须通过 STRB 和 LDRB 指令或字符类型指针的字节单元来存取。6． 32.768KHZ X-TAL 线路实例图 17-2给出了 RTC 单元电路的晶振，32.768kHz。

图 17-2 主晶振电路实例

17.3 RTC 特殊功能寄存器

1．RTC 控制寄存器 RTCCON

RTCCON 寄存器有 4 位，如 RTCEN 用于控制 BCD 寄存器的读 / 写使能；CLKSEL、CNTSEL 和 CLKRST 用于测试。

RTCEN 位可控制 CPU 和 RTC之间的所有接口，因此，在一个 RTC 控制例程中该

位设为 1，以保证在系统复位时能读/写数据。同样在断电之前，RTCEN 位应该清零，以防止意外地写 RTC寄存器。寄存器地址 R/W 描述复位值RTCCON 0x57000040(L)

0x57000043(B)R/W(by byte)

RTC 控制寄存器 0x0

RTCCON 位描述初值CLKRST [3] RTC 时钟计数复位。0=不复位 1=复位 0CNTSEL [2] BCD 计数选择。

0=组合的 BCD 计数器 1=保留（分离的 BCD 计数器）0

CLKSEL [1] BCD 时钟选择。0=XTAL 1/215divided clock 1=保留（ XTAL clock only for test）

0

RTCEN [0] RTC 控制使能。0=禁止 1=使能注意：只有 BCD 时间计数和读操作能够执行。

0

注意：1)所有的 RTC寄存器都必须使用 STRB 和 LDRB 指令或字符类型指针的字节单元

进行存取。2)（L）：小端模式（B）：大端模式2．滴答时钟计数寄存器 TICNT

寄存器地址 R/W 描述复位值TICNT 0x57000044(L)


滴答时钟计数寄存器 0x0

TICNT 位描述初值TICK INT ENABLE

[7] 滴答时钟中断允许位。0=禁止 1=使能 0

TICK TIME COUNT

[6:0] 滴答时钟计数值：0~127 该计数值内部递减，用户不读其实时值。

000000

1． RTC告警控制寄存器 RTCALM

RTCALM 寄存器决定告警的使能和告警时间。注意， RTCALM 寄存器通过ALMINT 和 PMWKUP 在断电模式中产生告警信号；而在正常模式下只通过ALMINT 产生告警信号。

寄存器地址 R/W 描述复位值RTCALM 0x57000050(L)


RTC告警控制寄存器 0x0

RTCCON 位描述初值保留 [7] - 0ALMEN [6] 告警全局允许：0=禁止 1=允许 0YEAREN [5] 年告警允许：0=禁止 1=允许 0MONREN [4] 月告警允许：0=禁止 1=允许 0DATEEN [3] 日告警允许：0=禁止 1=允许 0HOUREN [2] 时告警允许：0=禁止 1=允许 0MINEN [1] 分告警允许：0=禁止 1=允许 0SECEN [0] 秒告警允许：0=禁止 1=允许 0

2．告警秒、分、时、日、月、年寄存器ALMSEC 、ALMMIN、ALMDATA、ALMMON、ALMYEAR

寄存器地址 R/W 描述复位值ALMSEC 0x57000054(L)


告警秒数据寄存器 0x0

ALMMIN 0x57000058(L)0x5700005B(B)

R/W(by byte)

告警分数据寄存器 0x0

ALMHOUR 0x5700005C(L)0x5700005F(B)

R/W(by byte)

告警时数据寄存器 0x0

ALMDATA 0x57000060(L)0x57000063(B)

R/W(by byte)

告警日数据寄存器 0x0

ALMMON 0x57000064(L)0x57000067(B)

R/W(by byte)

告警月数据寄存器 0x0

ALMYEAR 0x57000068(L)0x5700006B(B)

R/W(by byte)

告警年数据寄存器 0x0

寄存器位名称位描述初值ALMSEC 保留 [7] - 0

SECDATA [6:4] 告警秒的 BCD值 0~5 000[3:0] 0~9 0000

ALMMIN 保留 [7] - 0MINDATA [6:4] 告警分的 BCD值 0~5 000

[3:0] 0~9 0000ALMHOUR 保留 [7:6] - 00

HOURDATA [5:4] 告警时的 BCD值 0~2 00[3:0] 0~9 0000

ALMDATE 保留 [7:6] - 00DATEDATA [5:4] 告警日的 BCD值从 0 到 28、29、30、31。0~3 00

[3:0] 0~9 0001

ALMMON 保留 [7:5] - 00MONDATA [4] 告警时的 BCD值 0~1 0

[3:0] 0~9 0001ALMYEAR YEARDATA [7:0] 年的 BCD值。00~99 0x0

3． RTC循环复位寄存器 RTCTST

寄存器地址 R/W 描述复位值RTCRST 0x5700006C(L)

0x5700006F(B)R/W(by byte)

RTC循环复位寄存器 0x0

RTCRST 位描述初值SRSTEN [3] 循环秒复位允许位。0=禁止 1=允许 0SECCR [2:0] 产生进位的循环边界

011=超过 30秒 100=超过 40秒 101=超过 50秒注意：设置了其他值（0、1、2、6或 7），不产生秒进位。但秒值可以复位。

000000

4． BCD 秒、分、时、日、星期、月、年寄存器BCDSEC、BCDMIN、BCDHOUR、BCDDATA、BCDDAY、BCDMON、BCDYEAR

寄存器地址 R/W 描述复位值BCDSEC 0x57000070(L)


BCD秒寄存器未定义BCDMIN 0x57000074(L)


BCD 分寄存器未定义BCDHOUR 0x57000078(L)

0x5700007B(B)R/W(by byte)

BCD 时寄存器未定义BCDDATA 0x5700007C(L)

0x5700007F(B)R/W(by byte)

BCD 日寄存器未定义BCDDAY 0x57000080(L)


BCD 日寄存器未定义BCDMON 0x57000084(L)


BCD月寄存器未定义BCDYEAR 0x57000088(L)

0x5700008B(B)R/W(by byte)

BCD年寄存器未定义

寄存器位名称位描述初值BCDSEC SECDATA [6:4] 秒的 BCD值 0~5 -

[3:0] 0~9 -BCDMIN MINDATA [6:4] 分的 BCD值 0~5 -

[3:0] 0~9 -BCDHOUR HOURDATA [5:4] 时的 BCD值 0~2 -

[3:0] 0~9 -BCDDATE DATEDATA [5:4] 日的 BCD值从 0 到 28、29、30、31。0~3 -

[3:0] 0~9 -BCDDAY 保留 [7:3] -

DAYDATA [2:0] 星期的 BCD值 1~7 -BCDMON MONDATA [4] 时的 BCD值 0~1 -

[3:0] 0~9 -BCDYEAR YEARDATA [7:0] 年的 BCD值。00~99 -

第十八章看门狗

18.1 概述

当受到故障例如噪声或系统错误的干扰时，S3C2410X 的看门狗定时器能够继续控制器的操作。它可用作一个普通的 16 位定时器去请求中断服务，并在每 128MCLK后产生一个周期的复位信号。

1．特性：带中断请求的普通间隔定时器模式当定时器计数值达到 0 时（时限），内部复位信号被激活 128MCLK 周期2．看门狗定时器操作图 18-1 是看门狗定时器的功能框图。看门狗定时器使用 MCLK 作为其惟一时钟源。

要产生相应的看门狗定时器时钟，MCLK 频率首先预分频，然后结果频率再分频。

图 18-1 看门狗定时器框图看门狗定时器控制寄存器 WTCON 中指定了预分频值和频率分割系数。有效的预分

频值为 0~（28-1）。频率分割系数可选为 16、32、64或 128。

使用以下公式计算看门狗定时器频率和每个定时器时钟周期值：T_watchdog=1/(PCLK/(Prescaler value+1)/Division_factor)

7． WTDAT 和 WTCNT

看门狗使能后，WTDAT （看门狗定时器数据寄存器）中的值不能自动装入WTCNT（看门狗定时器计数寄存器）中。因此，在看门狗定时器启动前，必须向看门狗定时计数寄存器中写入初值。4．调试环境注意事项当 S3C2410X 处在 Embedded ICE 调试模式下时，不能操作看门狗定时器。看门狗定时器决定当前是否处于来自 CPU 内核信号（DBGACK signal）的调试模

式。DBGACK信号确定，当看门狗定时器终止时，它的复位信号输出不会被激活。

18.2 看门狗定时器特殊功能寄存器

1．看门狗定时器控制寄存器（WTCON）看门狗定时器控制寄存器 WTCON允许用户使能/禁止看门狗定时器，从四种不同

的时钟源中选择时钟信号，使能/禁止中断，使能/禁止看门狗定时器复位信号输出。看门狗定时器用于在供电后使 S3C2410X 从出错中恢复正常工作。如果不想重启处

理器，那么看门狗定时器禁用。如果想使用由看门狗提供的正常的定时器，须使能中断和禁止看门狗定时器。

寄存器地址 R/W 描述复位值WTCON 0x53000000 R/W 看门狗定时器控制寄存器 0x8021

WTCON 位描述初值Prescaler Value [15:8] 预分频值。范围：0~（28-1） 0x80保留 [7:6] 保留。这两位在正常操作下必须为 00 00Watchdog Timer [5] 使能/禁止位。0=禁止 1=使能 1Clock Select [4:3] 决定时钟分频系数。 00

00：16 01：32 10：64 11：128Interrupt Generation [2] 使能/禁止中断位 0：禁止 1：使能 0Reserved [1] 保留。在正常操作下此位为 0 0Reset Enable/Disable [0] 使能/禁止输出复位信号的允许位

1：允许 S3C2410X在时限上发出复位信号0：禁止看门狗定时器的复位功能

1

2．看门狗定时器数据寄存器（WTDAT）看门狗定时器数据寄存器 WTDAT 用于指定时限值。在初始化看门狗定时器操作时WTDAT不能自动将内容装入定时器计数器。然而，初始时使用 0x8000，第一个时限发生之后，WTDAT值将自动装入 WTCNT。

寄存器地址 R/W 描述复位值WTDAT 0x53000004 R/W 看门狗定时器数据寄存器 0x8000

WTDAT 位描述初值Count Reload Value [15:0] 看门狗定时器重载的计数值 0x8000

5．看门狗定时器计数寄存器（WTCNT）WTCNT 中放有看门狗定时器在正常操作下的当前计数值。注意：当看门狗定时器初始使能时，其数据寄存器中的值不能自动装入计数寄存器。因此在使能前，看门狗定时器计数寄存器须设初始值。

寄存器地址 R/W 描述复位值WTCNT 0x53000008 R/W 看门狗定时器计数寄存器 0x8000

WTCNT 位描述初值Count Value [15:0] 看门狗定时器的当前计数值 0x8000

第十九章 SD 接口19.1 概述

S3C2410X安全数字接口（SDI）能够为 SD 存储卡，SDIO 设备及多媒体卡 MMC

提供接口。1．特性 SD 存储卡规范 1.0/兼容 MMC规范 2.11

兼容 SDIO 卡规范 1.0

16 个字（64byte）的 FIFO（depth 16），以实现数据 Tx/Rx

16 位的命令寄存器（SDICARG[31:0]+SDICCON[7:0]） 136 位的应答寄存器（SDIRSPn[127:0]+SDICSTA[7:0]） 8 位的预分频逻辑（Freq.=System Clock/(2(P+1))） CRC7&CRC16 发生器正常模式和 DMA 数据传输模式（字节或字传输） 1 位/4 位（宽总线）模式&Block/Stream 模式交替提供 SDI 支持最高 25MHz 的数据传输模式 SDI 支持最高 25MHz 的数据传输模式 MMC 支持最高 10MHz 的数据传输模式2．结构图

图 19-1 结构图3． SDIO 操作SDIO 操作有两种功能：SDIO 中断接收以及读等待请求的发生。SDICON寄存器的RcvIOInt 位和 RwaitEn 位分别激活后，可以使用两种功能。这两种功能的详细步骤和条件将在后面描述。4． SDIO 中断在 SD1 位模式，中断通过 SDDAT1 引脚接收。在 SD4 位模式，SDDAT1 引脚为接收数据和中断共享。中断探测范围（Interrup

Period）为：1) Single Block：A 和 B 间的时间

—A：数据包完成后的 2clocks

—B：-data命令传送完成下一数据包中的最后一位2) Multi Block，SDIDCON[21]=0：A 和 B 间的时间，在 C 处重启中断检查

—A：数据包完成后的 2clocks

—B：A后的 2clocks

—C：中止命令响应最后一位后的 2clocks

3) Multi Block，SDIDCON[21]=1：A 和 B 间的时间，在A 处重启—A：数据包完成后的 2clocks

—B：A后的 2clocks

最后一种情况下，中断周期性开始于最后一个 A，而不是 B（CMD53 case）。5．读等待请求不管是 1 位模式还是 4 位模式，读等待请求信号在满足以下条件时发送给 SDDAT2

引脚。—多次读操作，请求信号发送在数据块结束后 2clocks 时开始—用户向 SDIDSTA[10]写 1，发送结束

19.2 SDI 特殊功能寄存器

1．SDI 控制寄存器 SDICON

寄存器地址 R/W 描述复位值SDICON 0x5A000000 R/W SDI 控制寄存器 0x0

SDICON 位描述初值Byte Order Type(ByteOrder)

[4] 从/往 SD 主机 FIFO在字边界内读/写数据时，决定字节次序类型0=Type A 1=Type B

0

Receive SDIO Interrupt from card(RcvIOInt)

[3] 决定 SD 主机是否从卡上接收 SDIO 中断。0=忽略 1=接收 SDIO 中断

0

Read Wait Enable(RWaitEn)

[2] multiple block read mode 下，SD 主机等待下一块时决定读等待请求信号发生。此位需要延迟从卡上发送下一块。0=禁止（不发出） 1=读等待使能（用 SDIO）

0

FIFO Reset(FRST) [1] 复位 FIFO值，此位自动清零。 0

0=正常模式 1=FIFO 复位Clock Out Enable(ENCLK)

[0] 决定 SDCLK OUT 是否允许。0=禁止（prescaler off） 1=clock enable

0

注意：Byte Order Type

—Type A:D[7:0] ->D[15:8] ->D[23:16] ->D[31:24] —Type B:D[31:24] ->D[23:16] ->->D[15:8] -> D[7:0]

2．SDI波特率预分频寄存器 SDIPRE

寄存器地址 R/W 描述复位值SDIPRE 0x5A000004 R/W SDI波特率预分频寄存器 0x0

SDICON 位描述初值Prescaler Value [7:0] 决定 SD 时钟 SDCLK率

Baud rate=PCLK/2/(Prescaler value+1)0x0

1． SDI Command Argument Register(SDICARG)

寄存器地址 R/W 描述复位值SDICARG 0x5A000008 R/W SDI Command Argument Register 0x0

SDICARG 位描述初值Cmd Arg [31:0] Command Argument 0x0

2． SDI Command Control Register(SDICCON)

寄存器地址 R/W 描述复位值SDICCON 0x5A00000C R/W SDI 命令控制寄存器 0x0

SDICCON 位描述初值Abort Command (AbortCmd)

[12] Determine whether command type is for abort(for SDIO).0=正常命令 1=中止命令（CMD12、CMD52）

0x0

Command with Data(WithData)

[11] Determine whether command type is with data(for SDIO).0=without data 1=with data

0

LongRsp [10] Determine whether host receives a 136-bit long response or not.0=short response 1=long response

0

WaitRsp [9] Determine whether host waits for a response or not.0=no response,1=wait response

0

Command Start (DMST)

[8] Determine whether command operation starts or not.0=command ready,1=command start

0

CmdIndex [7:0] Command index with start 2bit(8bit) 0x0

3． SDI 命令状态寄存器 SDICSTA

寄存器地址 R/W 描述复位值SDICSTA 0x5A000010 R/W SDI Command Status Register 0x0

SDICSTA 位描述初值Response CRC Fail (RspCrc)

[12] 收到命令响应 CRC check失败。置 1清除此位。0=not detect 1=crc fail

0x0

Command Senta (CmdSent)

[11] 命令发送(not concerned with response)。置 1清除此位。0=not detect 1=command end

0

Command Time Out(CmdTout)

[10] Command response timeout(64clk). 置 1清除此位。0=not detect 1=timeout

0

Response Receive End(RspFin)

[9] Command response received. 置 1清除此位。0=not detect 1=response end

0

CMD line progress On(CmdOn)

[8] Command transfer in progress.0=not detect 1=in progress

0

RspIndex [7:0] Response index 6bit with start 2bit(8bit) 0x00

4． SDI 响应寄存器 n（SDIRSPn）寄存器地址 R/W 描述复位值SDIRSP0 0x5A000014 R SDI response Register 0 0x0SDIRSP1 0x5A000018 R SDI response Register 1 0x0SDIRSP2 0x5A00001B R SDI response Register 2 0xy0SDIRSP3 0x5A00001F R SDI response Register 3 0x0y

寄存器位名称位描述初值SDIRSP0 Rsponse0 [31:0] Card status[31:0] (short)

Card status[127:96] (long)0x0000000

SDIRSP1 RCRC7 [31:24] Card status[31:0] (short)Card status[127:96] (long)

0x00

Rsponse1 [23:0] Unused(short), card status[87:64](long) 0x0000000SDIRSP2 Rsponse2 [31:0] Unused(short), card status[63:24](long) 0x0000000SDIRSP3 Rsponse3 [31:0] Unused(short), card status[31:0](long) 0x0000000

5． SDI Data/Busy Timer寄存器（SDIDTIMER）寄存器地址 R/W 描述复位值SDIDTIMER 0x5A000024 R/W SDI Data/Busy Timer Register 0x2000

SDIDTIMER 位描述初值DataTimer [15:0] v 0x2000

6． SDI Block Size寄存器 SDIBSIZE

寄存器地址 R/W 描述复位值SDIBSIZE 0x5A000028 R/W SDI Block Size Register 0x0

SDIBSIZE 位描述初值BlkSize [11:0] Block size value(0~4095 byte).Do not care when

stream mode0x000

注意：在multi block 下，BlkSize必须字（4 字节）对齐。（BlkSize[1:0]=00）7． SDI Data Control寄存器(SDIDCON)

寄存器地址 R/W 描述复位值SDIDCON 0x5A00002C R/W SDI 数据控制寄存器 0x0

SDIDCON 位描述初值SDIO Interrupt Period Type (PrdType)

[21] 最后一个数据块传送完后 SDIO 中断周期为 2 周期或扩展为更多周期(for SDIO)。0=exactly 2 cycle 1=more cycle(likely single block)

0

Transmit After Response(TARSP)

[20] 决定是否在收到响应之后发送数据。0=directly after DatMode set1=after response receive(assume DatMode sets to 2’b11)

0

Receive After Command(RACMD)

[19] 决定命令发出后是否开始接收数据。0=directly after DatMode set1=after command sent(assume DatMode sets to 2’b10)

0

Busy After Command(BACMD)

[18] .决定命令发出后是否开始接收心信号。0=directly after DatMode set1=after command sent(assume DatMode sets to 2’b01)

0

Block mode (BlkMode)

[17] 数据传输方式：0=流数据传输 1=块数据传输

0

Wide bus enable (WideBus)

[16] 宽总路线模式允许位：0=standard bus mode(only SDIDAT[0]used)1=wide bus mode(SDIDAT[3:0]used)

0

DMA Enable (EnDMA)

[15] DMA允许位：0=禁止(polling) 1=DMA 允许

0

Stop by force (STOP)

[14] 强制停止数据传输使能位：0=normal 1=stop by force

0

Data Transfer Mode (DatMode)

[13:12] 数据传输方向：00=ready 01=only busy check start10=data receive start 11=data transmit start

00

BlkNum [11:0] 块数目(0~4095)。流模式下忽略。 0x000

注意：1）想使 TARSP、RACMD 和 BACMD 位(SDIDCON[20:18])中的某位置 1，需要在写 SDICCON寄存器前写 SDIDCON寄存器（SDIO 同样）。2）DMA 操作完成后，应禁止 SDIDCON寄存器中的 DMA允许位 bit[15]。8． SDI 数据保持计数寄存器 SDIDCNT


SDIDCNT 0x5A000030 R SDI Data remain counter Register 0x0

SDIDCNT 位描述初值BlkNumCnt [23:12] Remaining block number 0x000BlkCnt [11:0] 一块中保持的数据字节数 0x000

9． SDI 数据状态寄存器 SDIDSTA

寄存器地址 R/W 描述复位值SDIDSTA 0x5A000034 R/W SDI Data Status Register 0x0

SDIDSTA 位描述初值Read Wait Request Occur(RWaitReq)

[10]R/W

向 SD 卡发送读等待请求信号。对 SDIO，此位置1，请求信号停止，且此标志位清零。0=not occur 1=Read wait request occur

0

SDIO Interrupt Detect(IOIntDet)

[9]R/W

SDIO 中断检测。对 SDIO，此位置 1，此标志清零。0=不检测 1=SDIO 中断检测

0

FIFO Fail error (FFfail)

[8]R/W

FIFO 发生溢出/下溢出/保存数据对齐错误时，FIFO失败。置 1清除此位。0=不检测 1=FIFO失败

0

CRC Status Fail (CrcSta)

[7]R/W

数据块发送时的 CRC状态错误(CRC检测失败-由卡返回)。置 1清除此标志。0=不检测 1=crc status fail

0

Data Receive CRC Fail (DatCrc)

[6]R/W

数据块接收错误（CRC检测失败-由主机计算）。置 1清除此标志。0=不检测 1=接收 CRC失败

0

Data Time Out (DatTout)

[5]R/W

数据/忙接收暂停。置 1清除此标志。0=不检测 1=timeout

0

Data Transfer Finish (DatFin)

[4]R/W

数据传输完成（数据计数器为 0）。置 1清除此标志。0=不检测 1=数据完成检测

0

Busy Finish (BusyFin)

[3]R/W

只检测忙完成。置 1清除此标志。0=不检测 1=忙完成检测

0

Start Bit Error (SbitErr)

[2]R/W

宽总路线模式下不检测所有数据信号的起始位。置1清除此标志。0=不检测 1=命令结束

0

Tx Data progress On(TxDatOn)

[1]R

进程中传输数据。0=not active 1=data Tx in progress

0

Rx Data Progress On(RxDatOn)

[0]R

进程中接收数据。0= not active 1=data Rx in progress

0

10． SDI FIFO状态寄存器 SDIFSTA

寄存器地址 R/W 描述复位值SDIFSTA 0x5A000038 R SDI FIFO Status Register 0x0

SDIFSTA 位描述初值FIFO available Detect for Tx(TFDET)

[13] DatMode(SDIDCON[12])为数据传输模式时，确定传输的 FIFO 数据有效。若 DMA 模式允许，SD 主机可请求 DMA 操作。0=不检测（FIFO full） 1=检测(0 FIFO 63)

0

FIFO available Detect for Rx (RFDET)

[12] DatMode(SDIDCON[12])为数据接收模式下，确定接收的数据的有效性。若DMA 模式允许，SD 主机可请求 DMA 操作。0=不检测（FIFO 空） 1=检测（1 FIFO 64〉

0

Tx FIFO Half Full (TFHalf)

[11] Tx FIFO 少于 33 字节时此位置 1。0=33 Tx FIFO 64 1=0 Tx FIFO 32

0

Tx FIFO Empty (TFEmpty)

[10] Tx FIFO 为空时此位置 1。0=1 Tx FIFO 64 1=Empty(0 byte)

0

Rx FIFO Last Data Ready(TFLast)

[9] Rx FIFO收到所有块的所有数据后此位置 1。0=not received yet 1=Last data ready

0

Rx FIFO Full (RFFull) [8] Rx FIFO满时此位置 1。0=0 Rx FIFO 63 1=Full(64 byte)

0

Rx FIFO Half Full (RFHalf)

[7] Rx FIFO 多于 31 字节时此位置 1。0=0 Rx FIFO 63 1=31 Rx FIFO 64

0

FIFO Count (FFCNT) [6:0] FIFO 中的数据数目（字节） 0000000

11． SDI 数据寄存器 SDIDAT

寄存器地址 R/W 描述复位值SDIDAT 0x5A00003C （ Li/

W,Li/B,Bi/W）0x5A00003F(Bi/B)

R/W SDI Data Register 0x0

SDIDAT 位描述初值Data Register [31:0] SDI 通道上发送或接收的数据。 0x00000000

注意：1）（Li/W,Li/B）：小端模式下通过字/字节单元存取2）（Bi/W）：大端模式下通过字单元存取3）（Bi/B）：大端模式下通过字节单元存取12． SDI 中断屏蔽寄存器 SDIIMSK

寄存器地址 R/W 描述复位值SDIIMSK 0x5A000040 R/W SDI Interrupt mask Register 0x0

SDIIMSK 位描述初值RspCrc Interrupt Enable [17] 响应 CRC错误中断。 0

0=禁止 1=中断允许CmdSent Interrupt Enable [16] 命令发出中断（不带响应）。

0=禁止 1=中断允许0

CmdTout Interrupt Enable [15] 命令响应暂停中断0=禁止 1=中断允许

0

RspEnd Interrupt Enable [14] 命令响应接收中断0=禁止 1=中断允许

0

RWaitReq Interrupt Enable

[13] 读等待请求中断0=禁止 1=中断允许

0

IOIntDet Interrupt Enable [12] 对 SDIO，SD 主机从卡上接收 SDIO 中断0=禁止 1=中断允许

0

FFfail Interrupt Enable [11] FIFO失败错误中断0=禁止 1=中断允许

0

CrcSta Interrupt Enable [10] CRC状态错误中断0=禁止 1=中断允许

0

DatCrc Interrupt Enable [9] 数据 CRC失败中断0=禁止 1=中断允许

0

DatTout Interrupt Enable [8] 数据暂停中断0=禁止 1=中断允许

0

DatFin Interrupt Enable [7] 数据计数为 0 中断0=禁止 1=中断允许

0

BusyFin Interrupt Enable [6] 忙检测完成中断0=禁止 1=中断允许

0

SBitErr Interrupt Enable [5] 开始位错误中断0=禁止 1=中断允许

0

TFHalf Interrupt Enable [4] Tx FIFO半中断0=禁止 1=中断允许

0

TFEmpty Interrupt Enable [3] Tx FIFO 空中断0=禁止 1=中断允许

0

RFLast Interrupt Enable [2] Rx FIFO has last data interrupt0=禁止 1=中断允许

0

RFFull Interrupt Enable [1] Rx FIFO 满中断0=禁止 1=中断允许

0

RFHalf Interrupt Enable [0] Rx FIFO半中断0=禁止 1=中断允许

0

13． SDI 数据/忙定时器寄存器SDI Data/busy timer register 有一个 16 位的计数器。在 25MHz 的操作下，最大可计数时间为 2.6ms（4.ns*0x10000）。但是，许多卡有很长的存取时间 TAAC，TAAC

大于 100ms。这种情况下，SDI 生成数据暂停错误状态。解决这种问题的方法如下

图表所示。

第二十章 IIC

20.1 概述

S3C2410X RISC 微处理器支持多主 IIC串行总线接口。专用串行数据线 SDA 和串行时钟线 SCL在总线控制器和外围设备之间传送信息，它们都连在 IIC 总线上。SDA 和SCL 线都是双向的。在多主 IIC 总线模式下，多个 S3C2410X RISC 微处理器可从从设备接收数据或发

送串行数据到从设备。启动数据传送给 IIC 总线的主设备也负责终止数据的传送。S3C2410X 中的 IIC 总线使用了标准总线仲裁过程。

为了控制多主 IIC 操作，必须为以下寄存器赋值：—多主 IIC 总线控制寄存器 IICCON

—多主 IIC 总线控制/状态寄存器 IICSTAT

—多主 IIC 总线 Tx/Rx 数据移位寄存器 IICDS

—多主 IIC 总线地址寄存器 IICADD

当 IIC 空闲时，SDA 和 SCL 线应该都处于高电平。SDA 由高电平到低电平的转变能够产生启动条件；当 SCL在高电平保持稳定时，SDA 由低电平到高电平的转变能够产生停止条件。启动和停止条件一般由主设备产生。启动条件产生后，被送到总线上的第一个数据

字节中的 7 位的地址值能够决定总线主设备所选择的从设备。第 8 位决定传输的方向

（读或写）。放到 SDA 线上的每一个数据都是 8 位。在总线传送操作中被发送或接收的字节数

是无限的，数据总是从最高位 MSB 开始发送并且每个数据之后应紧跟着一个应答位ACK。

图 20-1 IIC 总线结构图注意：IIC 数据保持时间 IIC 数据保持时间 tSDAH 最短为 0ns

请 IIC 设备的检查数据保持时间（在 IIC规格 v2.1 中，在标准快速总线模式下，IIC 数据保持时间最短为 0ns）

IIC 控制器只支持 IIC 总线设备（标准/快速总线模式），不支持 C 总线设备

20.2 IIC 总线接口

S3C2410X IIC 总线接口有 4 种操作模式：主传送模式、主接收模式、从传送模式、从接收模式。

这些操作模式的功能关系描述如下。1．启动和停止条件当 IIC 总线接口未被激活时，一般处于从模式。也就是说，在检测到 SDA 线上的启动条件之前，接口应处于从模式（当 SCL 时钟信号保持高电平时，SDA 线由高电平到低电平的转变产生启动条件）。当接口状态变为主模式时，SDA 线上的数据传送被启动，且 SCL信号产生。启动条件能够在 SDA 线上传送一字节的连续数据，停止条件能够结束数据的传送。停止条件是当 SCL 为高电平时，SDA 线上由低电平到高电平的转变启动和停止条件总是由主设备产生的。当启动条件产生时，IIC 总线忙；停止条件产生后几个时钟，IIC 总线又变为空闲。当主设备产生启动条件时，将发送一个从地址通知从设备。这一字节的地址包括 7

位地址和平位传送方向指示（读/写）。如果第 8 位是 0，表明是写操作（发送操作）；如果第 8 位是 1，表明是读数据（接收操作）。主设备通过发送一个停止条件完成传送操作。如果主设备想继续传送数据到总线上那么将产生另一个启动条件和另一个从地址。这样，读/写操作就能以不同的格式进行。

图 20-2 启动和停止条件2．数据传输格式放到 SDA 线上的每一个字节长度都应该是 8 位。每次传送的被发送的字节数没有限制。启动条件后的第一个字节应有地址域。当 IIC 总线在主模式下操作时，该地址域能被主设备发送。每一字节都应紧跟着一个应答位 ACK。连续数据和地址的MSB 位总是最先被发送的。

图 20-3 IIC 总线接口数据格式

3．应答ACK信号传送

为了完成一个字节的传送，接收器应向发送器发送一个 ACK 位。ACK脉冲应出现在 SCL 线的第三代个时钟脉冲上。一字节数据传送需要 8 个时钟。传送ACK 位需要主机产生一个时钟脉冲。当接收到 ACK 时钟脉冲时，发送器应通过使 SDA 线变成高电平来释放 SDA 线。接收器也需在 ACK 时钟脉冲期间使 SDA 线变为低电平，因此 SDA在第 9 个 SCL

脉冲的高电平期间可保持低电平。ACK 位的传送功能可由软件（IICSTAT）激活或禁止。然而，完成一个字节的数据传输操作时，在 SCL第 9 个时钟上的 ACK脉冲是必不可少的。

图 20-5 IIC 总线应答4．读/写操作在传送模式下，数据被传送后，IIC 总路线接口将处于等待状态，直到 IIC 总线数据移位寄存器 IICDS 接收到一个新数据。在新数据写入寄存器前，SCL 线保持低电平；新数据写入之后，SCL 线被释放。S3C2410X保持这个中断来确定当前数据传送的完成。CPU 接收到中断请求后，将再写一个新数据到 IICDS寄存器。在接收模式下，接收到数据后，IIC 总线接口将处于等待状态，直到 IICDS寄存器被读。在新数据被读出前，SCL 线保持低电平；新数据读出后， SCL被释放。S3C2410X保持这个中断来确定当前数据传送的完成。CPU 接收到中断请求后，将

从 IICDS 中读出这个数据。5．总线仲裁程序仲裁发生在 SDA 线上，有效阻止了两个主设备在总线上的争夺。如果 SDA 为高电平的一个主设备检测到另一个主设备的 SDA 为低电平，那么它将不能启动数据传送，因为总线的当前电平与它自己的不相符。仲裁程序将持续到 SDA 线变为高电平。然而，若两个主设备在 SDA 总线上都为低电平，那么每个主设备应评估总线控制权是否分配给自己。为了确认，每个主设备应该检测地址位。即使每个主设备都产生从地址，也应检测 SDA 线上的地址位，因为 SDA 线的电平很可能变为低电平而不是继续保持为高电平。假设一个主设备产生一个低电平作为第一个地址位，而另一个主设备保持高电平，这种情况下，两主设备将在总线上检测到低电平，因为低电平强于高电平。当这种情况发生时，产生低电平（作为地址的第一位）的主设备将得到总线控制权，产生高电平（作为地址的第一位）的主设备应放弃总线控制权。如果两个主设备都产生低电平作为地址的第一位，那么就需要再通过地址的第 2 位进行仲裁。仲裁将持续到地址的最后一位。6．异常中断条件如果从设备不能对从地址进行确认，那么将保持 SDA 线为高电平。这种情况下，主设备应产生一个停止条件并终止传送。如果主设备涉入异常传送，在从从设备接收到最后一个数据字节后，主设备将通过取消一个 ACK信号的产生来通过从设备传送操作的结束。然后，从发送器释放SDA，允许主设备产生停止条件。7．配置 IIC 总线

为了控制连续时钟 SCL 的频率，4 位预分频器值可在 IICCON寄存器内设置。IIC

总线接口地址保存在 IIC 总线地址寄存器 IICADD 中。（缺省时，IIC 总线接口地址为一个未知值）。8．每种模式下操作的流程图以下步骤应在操作任何 IIC Tx/Rx 操作之前执行。1) 如果需要，则在 IICADD寄存器写入地址2) 设置 IICCON寄存器

a) 使能中断b) 定义 SCL 周期

3) 设置 IICSTAT 以使能连续输出

图 20-6 主设备在发送模式下的操作

图 20-7 主设备在接收模式下的操作

图 20-8 从设备在发送模式下的操作

图 20-9 从设备在接收模式下的操作

20.3 IIC 总线接口特殊功能寄存器

1．多主 IIC 总线控制寄存器 IICCON

寄存器地址 R/W 描述复位值IICCON 0x54000000 R/W IIC-Bus control register 0x0X

IICCON 位描述初值Acknowledge generation [7] IIC 总线应答允许位

0=禁止 1=允许0

在 Tx 模式下，IICSDA在ACK 时被释放在 Rx 模式下，IICSDA在ACK 时为低电平

Tx clock source selection

[6] IIC 总线的源时钟预分频值选择位0=IICCLK=fPCLK/16 1= IICCLK=fPCLK/512

0

Tx/Rx Interrupt [5] IIC-Bus Tx/Rx 中断使能/禁止位0=禁止 1=使能

0

Interrupt pending flag [4] IIC-Bus Tx/Rx 中断挂起位。此位不能被置 1。当此位为 1 时，

0

Transmit clock value [3:0] IIC 总线发送时钟预分频值，发送时钟频带是由 4 位预分频值决定的，公式： Tx clock=IICCLK/(IICCON[3:0]+1)

0

注意：1) 与 EEPROM 接口连接，在 Rx 模式下，为了产生停止条件，在读最后一个数据之前，ACK 的产生可能无效。

2) IIC 总线中断产生的条件：a) 当一字节数据的发送和接收操作完成时；b) 当产生一个总路线呼叫或从地址匹配发生时；c) 当总线仲裁失败时。

3) 为了在 IISSCL 上升沿之前记录 IICSDA 设置时间，在清除 IIC 中断挂起位前，IICDS必须被写。

4) IICCLK 由 IICCON[6]决定。Tx 时钟可随 SCL转变时间改变。当 IICCON[6]=0

时，IICCON[3:0]=0x0或 0x1 是无效的。5) 如果 IICCON[5]=0，那么 IICON[4]将不能正常操作。因此，即使不用 IIC 中断，也建议设置 IICCON[5]=1。

2．多主 IIC 总线控制/状态寄存器 IICSTAT

寄存器地址 R/W 描述复位值IICSTAT 0x54000004 R/W IIC-Bus control/status register 0x0

IICSTAT 位描述初值Mode selection [7:6] IIC 总线主/从 Tx/Rx 模式选择位： 00

00=从接收模式 01=从发送模式10=主接收模式 11=主发送模式

Busy signal status/ START STOP condition

[5] IIC 总路线忙信号状态位0=读时，IIC 总线不忙 =写时，STOP信号产生1=读时，IIC 总线忙 =写时，START信号产生IICDS 上的数据自动传输在 START信号后。

0

Serial output [4] IIC 总线数据输出使能/禁止位0=禁止 Rx/Tx 1=使能 Rx/Tx

0

Arbitration status flag [3] IIC 总线仲裁程序状态标志位：0=总线仲裁成功 1=总线仲裁失败

0

Address-as-slave status flag

[2] IIC 总线从地址状态标志位：0=检测到 START/STOP清除1=接收到的从地址匹配 IICADD 的值

0

Address zero status flag [1] IIC 总线地址为 0状态标志：0=检测到 START/STOP清除1=接收到的从地址是 00000000B

0

Last-received bit status flag

[0] IIC 总线上一次接收到的状态标志位：0=最后接收位是 0（ACK收到）1=最后接收位是 1（ACK未收到）

0

3．多主 IIC 总线地址寄存器 IICADD

寄存器地址 R/W 描述复位值IICADD 0x54000008 R/W IIC-Bus address register 0xXX

IICADD 位描述初值Slave address [7:0] IIC 总线的 7 位从地址。当 IICSTAT 中的输出使能位为 0

时，IICADD 为写允许。IICADD 的值可在任何时候被读，而不管输出使能位的设置从地址=[7:1]，非映射位=[0]

XXXXXXXX

4．多主 IIC 总线发送/接收数据移位寄存器 IICDS

寄存器地址 R/W 描述复位值IICDS 0x5400000C R/W IIC-Bus Transmit/Receive Data Shift

register0xXX

IICDS 位描述初值Data shift [7:0] IIC 总线 Tx/Rx 操作的 8 位数据移位寄存器。当 IICSTAT 中的串

行输出使能位=1 时，IICDS 为写使能。IICDS 的值可在任何时候被读。

XXXXXXXX

第二十一章 IIS 总线接口

21.1 概述：当今，许多数字音频系统被引入消费市场，包括 CD、数码录影带、数字音频处理器和数字电视的音频系统等。S3C2410X 的 IIS(Inter-IC Sound)总线接口可以作为一个编码解码接口与外部 8/16 位的立体声音频解码电路(CODEC IC)相连，从而实现微唱片和便携式应用。它支持 IIS 数据格式和 MSB-justified 数据格式。IIS 总线接口为先进先出队列FIFO 的访问提供 DMA传输模式来取代中断模式，可同时发送和接受数据，也可只发送或接收数据。

图 21-1 IIS 总线结构框图

21.2 功能描述总线接口、寄存器组、和状态机(BRFC)：总线逻辑接口和 FIFO访问由状态机控制。两个 5 位的预分频器(IPSR)：一个被用作 IIS 总线接口的主时钟发生器，另一个被

用作外部编码解码器的时钟发生器。 64 字节的 FIFOS（TxFIFO、RxFIFO）在发送数据的传输过程中，数据被写入

TxFIFO，在接收数据的传输过程中，数据从 RxFIFO被读出。主 IISCLK 发生器(SCLKG)：在主模式下，串行位时钟由主时钟产生。通道发生器和状态机(CHNC):IISCLK 和 IISLRCK 由通道状态机产生和控制。 16 位移位寄存器(SFTR): 在发送数据模式下，并行数据被移成串行数据输出，在接受数据模式下，串行数据被移成并行数据输入。

单独发送或接收模式：(1) 正常传输模式

对于发送与接收 FIFO，IIS 控制寄存器有队列(FIFO)就绪标志位。如果发送队列非空，当队列发送数据准备就绪时，就绪标志位被置 1；如果发送队列为空，就绪标志位被置为 0、在接收队列未满的情况下，队列接收数据的就绪标志位被置为 1，指示队列可接收数据；如果接收队列满，就绪标志位被置为 0.这些标志位决定了 CPU读或写队列的时间。通过这种方式，当 CPU访问发送或接收队列时，串行数据能够被发送或接收。(2) DMA传输模式在DMA传输模式中，发送或接收队列(FIFO)的访问是由 DMA 控制器来完成的。在发送或接收模式中，DMA服务请求由队列的就绪标志位自动给出。

发送和接收模式(同时)：在这种模式下，IIS总线接口能够同时发送和接收数据。

21.3　S3C2410X 音频串行接口格式1．IIS－BUS格式IIS总线接口有4条信号线，包括串行数据输入端（ IISDI）、串行数据输出端

（IISDO）、左/右通道选择端（IISLRCK）和串行位时钟（IISCLK）。IISLRCK和IISCLK信号由主设备产生。串行数据以2的补码形式表示，首先将MSB（最高有效位）发送出去。MSB首先被

发送是因为发送器和接收器可能有不同的字长，没有必要让发送器知道能处理多少位，也没必要让接收器知道有多少位正在被发送。当系统安长大于发送器的字长时，为了能够传输，该字被删去一部分（最低有效

位被置0）。如果发送的数据大于接收器的字长，最低有效位之后的位将补忽略。另一方面，如果接收器的　大于它接收的数据长度，不足的位将被　在内部置0。因此，最㠤有效位（MSB）有一个固定的位置，而最低有效位的位置取决于字长。发送器总在IISLRCK改变后的一下时钟周期发送下一个字的MSB。串行数据可在时钟信号的上升沿或下降沿被同步。然则，串行数据必须在连续时钟

信号的上升沿被锁存到接收器。因此，当发送数据用上升沿同步是地，会有一些限制。LR通道选择信号指示正在发送数据的通道。IISLRCK在连续时钟的上升沿和下降沿

均可改变，但是不需要同步，在从模式下，该信号在时钟的上升沿被锁存　。IISLRCK

信号在MSB被发送前改变一个时钟周期，这就允许从发送器和即将发送的数据同步。此

外，它还通知接收器存储前一个字，并为下一个字清空输入。2．MSB（LEFT）－Justified格式MSB（LEFT）－Justified格式和IIS格式有相同的信号线，公有的不同是，当

IISLRCK改变时，发送器总是发判定上一个字的MSB。图21－2所示为IIS总线和MSB（LEFT）－Justified格式数据接口格式。

3.采样频率和主时钟音频系统主时钟频率（PCLK）能够被采样频率选择，如表21－1所列。因为PCLK

由IIS比例甸子决定，比例因子分频器的值和类型（256 fs或384　fs）应当被正确地确定。串行位时钟频率的类型（16/32/48 fs）能够被每个通道的串行位和主时钟（PCLK/CODECLK）选择确定。如表21－2所列。

表21－1编解码时钟

表21－2可用的串行位时钟频率

21.4　S3C2410X IIS 接口特殊功能寄存器1．IIS控制寄存器IISCON

寄存器名称地址读/写描述复位值IISCON 0X55000000 （ L/

HW，L/W，B/W）0X55000002（L/HW）

R/W IIS控制寄存器 0X100

IISCON 位　描述初始值Left/Right channel index(Read only)

[8] 0=左通道1＝右通道

1

Transmit FIFO ready flag(Read only)

[7] 0=发送FIFO没有准备好（空）1＝发送FIFO准备好（不空）

0

Receive FIFO ready flag(Read only)

[6] 0=接收FIFO没有准备好（空） 0

1＝接收FIFO准备好（不空）Transmit DMA service request

[5] 0=发送DMA请求禁止1＝发送DMA请求使能

0

Receive DMA service request

[4] 0＝接收DMA请求禁止1＝接收DMA请求使能

0

Transmit channel idle command

[3] 在发送空闲状态，IISLRCK不激活（暂停发送），该位仅在IIS是Master时有效：0＝IISLRCK产生1＝IISLRCK不产生

0

Receive channel idle command

[2] 在接收空闲状态，IISLRCK不激活（暂停发送），该位仅在IIS是Master时有效：0＝IISLRCK产生1＝IISLRCK不产生

0

IIS prescaler [1] 0＝预分频器禁止1＝使能预分频器

0

IIS interface [0] 0＝IIS禁止（停止）1＝IIS使能（启动）

0

注：1、IISCON寄存器可以在小/大端模式下使用STRB/STRH/STR

和LDRB/LDRH/LDR指令或 char/short int/int类型指示器来访问每一个字节，半字或

字单元。2、(Li/HW/W): Little/HalfWord/Word

(Bi/HW/W): Big/HalfWord/Word

2．IIS模式寄存器IISMOD

寄存器名称地址读/写描述复位值IISMOD 0X55000004 （ L/

HW，L/W，B/W）0X55000006（L/HW）

R/W IIS模式寄存器 0X0

IISMOD 位　描述初始值Master/slave mode select

[8] 0= 主模式(IISLRCK and IISCLK are output mode).1 = 从模式(IISLRCK and IISCLK are input mode).

0

Transmit/receive mode select

[7] 00 = 不传送01 = 接收模式10 = 发送模式11 = 发送/接收模式

00

Active level of left/right channel

[6] 0=左通道为低（右通道为高）1＝左通道为高（右通道为低）

0

Serial interface format [5] 0=发送DMA请求禁止1＝发送DMA请求使能

0

Serial data bit per channel

[4] 0＝IIS格式1＝MSB（Left）-Justified格式

0

Master clock frequency select

[3] 0＝8位1＝16位

0

Master clock frequency select

[2] 0＝256 fs

1＝384 fs (fs：采样频率)

0

Serial bit clock frequency select [1 ：

0]00＝16 fs 01＝32 fs10=48 fs 11=N/A

00

注：同上。3．IIS比例因子寄存器IISPSR

寄存器名称地址读/写描述复位值IISPSR 0X55000008 （ L/

HW，L/W，B/W）0X5500000A（L/HW）

R/W IIS比例因子寄存器

0X0

IISPSR 位　描述初始值Prescaler control A [9 ：

5]数据值：0－31

注：预分频器A标记用于内部块的主时钟且比例因子为N＋1

00000

Prescaler control B [4 ：0]

数据值：0－31

注：预分频器A标记用于外部块的主时钟且比例因子为N＋1

00000

注：同上。4．IIS FIFO控制寄存器IISFCON

寄存器名称地址读/写描述复位值IISFCON 0X5500000C （ L/

HW，L/W，B/W）0X5500000E（L/HW）

R/W IIS FIFO 控制寄存器

0X0

IISFCON 位　描述初始值Transmit FIFO access modeselect

[15] 0=正常1＝DMA

0

Receive FIFO access modeselect

[14] 0=正常1＝DMA

0

Transmit FIFO [13] 0=禁止　　1＝使能 0

Receive FIFO [12] 0=禁止　　1＝使能 0

Transmit FIFO data count(Read only)

[11:6] 数据读数值＝0－31 000000

Receive FIFO data count(Read only)

[5:0] 数据读数值＝0－31 000000

5.IIS　FIFO寄存器（IISFIFO） IIS总线有两条用于发送和接收模式的64字节FIFO。每一个FIFO不16位宽和32位深度，就这允许FIFO能够处理每个半字单元的数据而不管有效数据的大小。传送和接收FIFO

访问是通过FIFO入口进行的。FENTRY的地址是0X55000010。寄存器名称地址读/写描述复位值IISFIFO 0X55000010 （ L/ R/W IIS FIFO寄存器 0X0

HW，L/W，B/W）0X55000012（L/HW）

IISFIFO 位　描述初始值FENTRY [15：0] 发送/接收IIS的数据 0X0

第二十二章 SPI

22.1 概述

S3C2410串行外围接口 SPI 可以连接串行数据数据传输。S3C2410X 包括两个 SPI，每个都分别有两个 8 位的移位寄存器用来发送和接收数据。SPI传输期间，数据的发送（串行移出）和接收（串行移位）同时进行。8 位串行数据所在的频率由相应的控制寄存器设置来决定。如果只想发送数据，那么接收数据是无效的。反之，如果只想接收数据，必须发送无效数据 1。

SPI传输用到 4 个 I/O 引脚：SCK（SPICLK0、1），MISO（SPIMISO0、1）数据线，MOSI（SPIMOSI0、1）数据线和 active low/SS(nSS0、1)引脚（输入）。

1．特性—兼容 SPI 协议 2.11

—发送用的 8 位移位寄存器—接收用的 8 位移位寄存器—8 位预分频逻辑—Polling，中断和 DMA传输模式2．框图

图 22-1 SPI 结构框图3． SPI 操作利用 SPI 接口，S3C2410X 可同时发送/接收外部设备的 8 位数据。一条串行数据线与两条用于信息移位和取样的数据线是同步的。当 SPI 为主机时，传送频率可通过设置 SPPREn寄存器的适当的位来控制。可通过调整数据寄存器的波特率来改变它

的频率。当 SPI 为从设备时，其他的主设备提供时钟信号。当程序员 SPTDATn寄存器写字节数据时，同时发生 SPI 发送/接收操作。在一些情况下，在向 SPTDATn

写字节数据时需要激活 nSS。4．程序步骤向 SPTDATn寄存器中写一个字节数据时，如果设置了 SPCONn寄存器的 ENSCK

和 MSTR，SPI 开始发送数据。可用典型程序步骤来操作 SPI 卡。按照以下基本步骤来操作 SPI 模块：

1) 设置波特率预分频寄存器 SPPREn

2) 设置 SPCONn 为配置适当的 SPI 模式3) 为了初始化MMC或 SD 卡，向 SPTDATn 写 10次数据 0xFF

4) 为了初始化MMC或 SD 卡，设置 GPIO 引脚，它跟 nSS 作用差不多5) Tx data->检查传送准备标志的状态（REDY=1），然后向 SPTDATn 写数

据6) Tx data(1)：SPTDATn TAGD 位禁止=正常模式->向 SPTDATn 写 0xFF，然后确认 REDY 是否设置，然后从 Read Buffer读数据

7) Tx data(2) ： SPTDATn TAGD 位禁止 =Tx Auto Gargage Data 模式 ->向SPTDATn 写 0xFF，然后从 Read Buffer读数据，然后自动启动传输

8) 设置 GPIO 引脚为高电平，作用如同 nSS，使MMC或 SD 卡无效5． SPI传输格式S3C2410 支持 4 种不同的传输数据的格式。图 22-2 为 SPICLK 的四种波形。

图 22-2 SPI传输格式6． DMA 发送程序1) SPI 设置为 DMA 模式2) 适当配置 DMA

3) SPI 请求 DMA服务

4) DMA向 SPI 发送 1 字节数据5) SPI向卡发送数据6) 回到步骤 3直到 DMA 计数变为 0

7) SPI 通过 SMOD 位配置为中断或 polling 模式7． DMA 接收程序1) 通过 SMOD 位和设置 TAGD 位，SPI 配置为 DMA 开始2) 适当配置 DMA

3) SPI 从卡接收 1 字节数据4) SPI 请求 DMA服务5) DMA 从 SPI 接收数据6) 向 SPTDATn自动写数据 0xFF

7) 回到步骤 4直到 DMA 计数变为 0

8) 通过 SMOD 位和清除 TAGD 位，SPI 配置为 polling 模式9) 如果设置 SPSTAn 的 REDY 标志，读最后的字节数据注意：Total received data=DMA TC values+the last data in polling mode(步骤 9)。第一个 DMA 接收数据是无效的，因此用户可以忽略它。8．格式 B 的 SPI 从 Rx 模式如果 SPI 从 Rx 模式被激活，SPI 格式设置为格式 B，然后 SPI 操作将失败。READY信号，一个内部信号，在 SPI_CNT 到 0 时变为高电平。所以，在DMA 模式，最后一个数据插入前，发出 DATA_READ信号。9．向导1) DMA 模式：此模式不能用于 SPI 从 Rx 模式 with format B

2) Polling 模式：SPI 从 Rx 模式 with format B 下，DATA_READ 应该被延迟 1 个相位

3) 中断模式：SPI 从 Rx 模式 with format B 下，DATA_READ 应该被延迟 1 个相位

22.2 SPI 特殊功能寄存器

1．SPI 控制寄存器寄存器地址 R/W 描述复位值SPCON0 0x59000000 R/W SPI 通道 0 控制寄存器 0x00SPCON1 0x59000020 R/W SPI 通道 1 控制寄存器 0x00

SPCONn 位描述初值SPI Mode Select (SMOD) [6:5] 决定怎样和通过什么读/写 SPTDAT。

00=polling mode 01=interrupt mode10=DMA mode 11=reserved

00

SCK enable(ENSCK) [4] 决定是否 SCK使能（只对主机）0=禁止 1=使能 0Master/Slave Select(MSTR)

[3] 决定希望的模式（主机或从设备）0=从 1=主注意:在从模式下,为主机初始 Tx/Rx,需要设置时间

0

Clock Polarity Select(CPOL)

[2] 决定活动高时钟还是低时钟0=active high 1=active low

0

Clock Phase Select(CPHA) [1] 选择两种功能不同的传输模式中的一种0=format A 1=format B

0

Tx Auto Garbage Data [0] 决定是否只需要接收数据 0=normal mode

mode enable(TAGD) 1=Tx auto garbage data mode注意：在正常模式下，如果只想接收数据，应该发送无效数据 0xFF

2．SPI状态寄存器寄存器地址 R/W 描述复位值SPSTA0 0x59000004 R/W SPI 通道 0状态寄存器 0x01SPSTA1 0x59000024 R/W SPI 通道 1状态寄存器 0x01

SPSTAn 位描述初值保留 [7:3]Data Collision Error Flag(DCOL)

[2] 当一次传送正在进行时，如果写入 SPTDATn 或读SPRDATn，设置此标志。读 SPSTAn清除此标志。

0

Multi Master Error Flag (MULF)

[1] 当 SPI 配置为主机，且 SPPINn 的 ENMUL 位为多主机错误检查模式时，如果 nSS信号变为 active low，设置此标志。读 SPSTAn清除此标志。

0

Transfer Ready Flag (REDY)

[0] 此位指示 SPTDATn或 SPRDATn 是否准备好发送或接收。通过向 SPTDATn 中写数据清除此标志。0=not ready 1=data Tx/Rx ready

1

3．SPI 引脚控制寄存器当 SPI 系统使能时，除去 nSS 引脚，其他引脚的方向由 SPCONn寄存器的 MSTR

位控制。nSS 引脚的方向一般为输入。当 SPI 为主机时，nSS 引脚用于检查多主机错误，提供活动的 SPPIN 的 ENMUL 位。

其他的 GPIO 应用于选择从设备。如果 SPI被配置为从设备，nSS 引脚用于选择 SPI 作为某个主机的从设备。

寄存器地址 R/W 描述复位值SPPIN0 0x59000008 R/W SPI 通道 0 引脚控制寄存器 0x02SPPIN1 0x59000028 R/W SPI 通道 1 引脚控制寄存器 0x02

SPPINn 位描述初值保留 [7:3]Multi master error detect enable(ENMUL)

[2] 当 SPI 系统为一主机时，nSS 引脚用作一输入来检查多主机错误。0=禁止（general purpose）1=多主机错误检测使能

0

保留 [1] 此位必须为了 1Master Out Keep(KEEP) 当完成 1 字节数据发送时（仅主机），决定性 MOSI

驱动或释放 0=释放 1=drive the previous level0

SPIMISO（MISO）和 SPIMOSI（MOSI）数据引脚用来发送和接收串行数据。当SPI被配置为主机时，SPIMISO（MISO）为主机数据输入线，SPIMOSI（MOSI）为主机数据输出线，SPICLK（SCK）为时钟输出线。当 SPI变为从设备时，这些引脚执行保留规则。在多主机系统中，尝试分别配置 SPICLK（SCK）引脚，SPIMOSI（MOSI）引脚夫和 SPIMISO（MISO）引脚为一个组。当其他 SPI 设备工作在主机选择 S3C2410X SPI 作为从设备时，主机 SPI 可发生多

主机错误。当检测到此错误时，将立即采取以下行动。但是，想检测到此错误，必须事先设置 SPPINn 的 ENMUL 位。

1) 为了操作从模式，SPCONn 的 MSTR 位强制设为 0

2) 设置 SPSTAn 的 MULF 标志，并且发生一个 SPI 中断4．SPI波特率分频寄存器

寄存器地址 R/W 描述复位值SPPRE0 0x5900000C R/W SPI 通道 0波特率分频寄存器 0x00SPPRE1 0x5900002C R/W SPI 通道 1波特率分频寄存器 0x00

SPPREn 位描述初值预分频值 [7：0] 由以下公式确定 SPI 时钟率。

Baud Rate=PCLK/2/(Prescaler value+1)0x00

注意：波特率需要小于 25MHz.

5．SPI Tx 数据寄存器寄存器地址 R/W 描述复位值SPTDAT0 0x59000010 R/W SPI 通道 0 Tx 数据寄存器 0x00SPTDAT1 0x59000030 R/W SPI 通道 1 Tx 数据寄存器 0x00

SPTDAT n 位描述初值Tx data register [7：0] 在 SPI 通道上发送的数据 0x00

6． SPI Rx 数据寄存器寄存器地址 R/W 描述复位值SPRDAT0 0x59000014 R SPI 通道 0 Rx 数据寄存器 0x00SPRDAT1 0x59000034 R SPI 通道 1 Rx 数据寄存器 0x00

SPRDAT n 位描述初值Rx data register [7：0] 在 SPI 通道上接收的数据 0x00

第二十三章总线优先权

23.1 概述

总线仲裁逻辑决定总线控制的优先权。它支持循环优先模式和混合优先模式的结合

23.2 总线优先权

S3C2410X 持有 11 个总线控制器，包括 SDRAM 刷新控制器，LCD_DMA，DMA0，DMA1，DMA2，DMA3，USB_HOST_DMA，EXT_BUS_MAST

ER，Test interface controller(TIC)和 ARM920T。下面显示了复位后这些总线控制器的优先权：

1． SDRAM刷新控制器2． LCD_DMA

3． DMA0

4． DMA1

5． DMA2

6． DMA3

7． USB_HOST_DMA

8． EXT_BUS_MASTER

9． TIC

10． ARM920T

11．保留在这些总线控制器中，四个 DMAs 为循环优先权操作，其他为混合优先权。

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