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A10-DATASHEET | 2015.11.02

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目次

1. Arria® 10 デバイス・データシート................................................................................................................................................... 31.1. 電気的特性....................................................................................................................................................................3

1.1.1. 動作条件...........................................................................................................................................................31.2. スイッチング特性........................................................................................................................................................... 23

1.2.1. トランシーバ性能の仕様.......................................................................................................................................231.2.2. コア性能仕様....................................................................................................................................................341.2.3. ペリフェラル性能の仕様....................................................................................................................................... 441.2.4. HPS の仕様......................................................................................................................................................54

1.3. コンフィギュレーションの仕様............................................................................................................................................ 751.3.1. POR の仕様..................................................................................................................................................... 751.3.2. JTAG コンフィギュレーションのタイミング..................................................................................................................761.3.3. FPP コンフィギュレーションのタイミング....................................................................................................................761.3.4. AS コンフィギュレーションのタイミング.....................................................................................................................801.3.5. AS コンフィギュレーション方法での DCLK 周波数の仕様................................................................................................ 811.3.6. PS コンフィギュレーション・タイミング.......................................................................................................................811.3.7. 初期化............................................................................................................................................................831.3.8. コンフィギュレーション・ファイル..............................................................................................................................831.3.9. 小コンフィギュレーション時間の見積り................................................................................................................... 851.3.10. リモート・システム・アップグレード.......................................................................................................................... 861.3.11. ユーザー・ウォッチドッグ内部回路のタイミング仕様......................................................................................................87

1.4. I/O タイミング..............................................................................................................................................................871.5. プログラマブル IOE 遅延................................................................................................................................................. 881.6. 用語集........................................................................................................................................................................881.7. 改訂履歴.....................................................................................................................................................................92

目次

Arria 10 デバイス・データシートフィードバック

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1. Arria® 10 デバイス・データシート

このデータシートでは、 Arria® 10 デバイスの電気的特性、スイッチング特性、コンフィギュレーション仕様、および I/O タイミングを説明します。

Arria 10 デバイスは、拡張グレードと工業用グレードで提供されています。拡張デバイスでは、–E1（高速度）、–E2、および–E3 のスピード・グレードが提供されており、工業用グレードでは、–I1、I2、–I3 のスピード・グレードが提供されています。

スピード・グレードの後に表記されるサフィックスは、 Arria 10 デバイスで提供される消費電力オプションを表します。

• L—低スタティック電力

• S—標準電力

• M— VCC PowerManager 機能を使用することでイネーブルされます（通常電圧の 0.90 V あるいはより低い 0.83 V で VCC と VCCP を電力供給することが可能です）。

• V—SmartVID 機能（低スタティック電力）でサポートされています。

関連情報Arria 10 デバイスの概要

Arria 10 デバイスの集積度とパッケージの詳細な情報へのリンクです。

1.1. 電気的特性

以下のセクションでは、 Arria 10 デバイスの動作条件および電力消費を説明します。

1.1.1. 動作条件

Arria 10 デバイスは、定義済みのパラメータ・セットに従って評価されます。 Arria 10 デバイスで達成可能なパフォーマンスと信頼性を維持するには、このセクションで説明する動作要件を考慮する必要があります。

A10-DATASHEET | 2015.11.02

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Intel Corporation.無断での引用、転載を禁じます。Intel、インテル、Intel ロゴ、Altera、ARRIA、CYCLONE、ENPIRION、MAX、NIOS、QUARTUS および STRATIX の名称およびロゴは、アメリカ合衆国および/ またはその他の国における Intel Corporation の商標です。インテルは FPGA 製品および半導体製品の性能がインテルの標準保証に準拠することを保証しますが、インテル製品およびサービスは、予告なく変更される場合があります。インテルが書面にて明示的に同意する場合を除き、インテルはここに記載されたアプリケーション、または、いかなる情報、製品、またはサービスの使用によって生じるいっさいの責任を負いません。インテル製品の顧客は、製品またはサービスを購入する前、および、公開済みの情報を信頼する前には、デバイスの仕様を新のバージョンにしておくことをお勧めします。*その他の社名、製品名などは、一般に各社の表示、商標または登録商標です。

ISO9001:2015登録済

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1.1.1.1. 絶対最大定格

このセクションでは、 Arria 10 の大動作要件を定義します。ここで示す値は、デバイスが破損に至るまでの理論的なモデルや損壊のメカニズムといったデバイス試験結果に基づいており、これらの条件下でのデバイスの機能的動作を示すものではありません。

注意: 次の表に記載されている範囲外の条件は、デバイスに恒久的な損傷を与えることがあります。さらに、絶対大定格で長期間デバイスを操作すると、デバイスに悪影響を与えることがあります。

表 1. Arria 10 デバイスの絶対最大定格—暫定値

シンボル説明条件 Min Max 単位

VCC コア電源電圧 — -0.50 1.21 V

VCCP ペリフェラル回路およびトランシーバ・ファブリック・インタフェースの電源電圧 — -0.50 1.21 V

VCCERAM エンベデッド・メモリ電源電圧 — -0.50 1.36 V

VCCPT プログラマブル・パワー・テクノロジおよび I/O プレ・ドライバ用の電源電圧 — -0.50 2.46 V

VCCBAT デザイン・セキュリティ揮発性キー・レジスタ用バッテリ・バックアップ電源電圧 — -0.50 2.46 V

VCCPGM コンフィギュレーション・ピン電源電圧 (1) -0.50 2.46 V

VCCIO I/O バッファ電源電圧 3 V I/O -0.50 4.10 V

LVDS I/O -0.50 2.46 V

VCCA_PLL PLL（Phase-Locked Loop）アナログ電源電圧 — -0.50 2.46 V

VCCT_GXB トランスミッタ電力 — -0.50 1.34 V

VCCR_GXB レシーバ電力 — -0.50 1.34 V

VCCH_GXB トランスミッタ出力バッファ電力 — -0.50 2.46 V

VCCL_HPS HPS コア電圧およびペリフェラル回路電源電圧 — -0.50 1.27 V

VCCIO_HPS HPS I/O バッファ電源電圧 3 V I/O -0.50 4.10 V

LVDS I/O -0.50 2.46 V

VCCIOREF_HPS HPS I/O プレ・ドライバ電源電圧 — -0.50 2.46 V

continued...

(1) LVDS I/O 値は、全ての専用および兼用コンフィギュレーション I/O に適用可能です。

1. Arria® 10 デバイス・データシートA10-DATASHEET | 2015.11.02


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VCCPLL_HPS HPS PLL 電源電圧 — -0.50 2.46 V

IOUT ピンあたりの DC 出力電流 — -25 25 mA

TJ 動作ジャンクション温度 — -55 125 °C

TSTG 保存温度（バイアスなし） — -65 150 °C

1.1.1.2. 最大許容オーバーシュート/アンダーシュート電圧

過渡状態時に入力信号は次の表に示す電圧までのオーバーシュートが可能であり、また、入力電流が 100 mA 未満で期間が 20 ns 未満の場合、-2.0 V までアンダーシュートすることが可能です。

許容されるオーバーシュートの期間は、デバイス寿命における High タイムのパーセンテージとして指定されています。DC サイクルは、100%のデューティ・サイクルと等しくなります。

たとえば、LVDS I/O に対し 2.70 V までオーバーシュートする信号であれば、デバイス寿命の~4%間のみ 2.70 V とすることが許容されます。

表 2. Arria 10 デバイスの過渡期間における最大許容オーバーシュート—暫定値この表は、大許容入力オーバーシュート電圧と、オーバーシュート電圧の期間をデバイス寿命のパーセンテージで表しています。LVDS I/O 値は、cVREFP_ADCピンと VREFN_ADC I/O ピンに適用可能です。

シンボル説明条件（V） TJ での％としてのオーバーシュート期間 = 100°C 単位

LVDS I/O (2) 3 V I/O

Vi (AC) AC 入力電圧 2.50 3.80 100 %

2.55 3.85 42 %

2.60 3.90 18 %

2.65 3.95 9 %

2.70 4.00 4 %

> 2.70 > 4.00 オーバーシュート不可 %



フィードバック Arria 10 デバイス・データシート

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1.1.1.3. 推奨動作条件

この項では、 Arria 10 デバイスの正常な機能動作を保証するための AC および DC パラメータ範囲について説明します。

1.1.1.3.1. 推奨動作条件

表 3. Arria 10 の推奨動作条件—暫定値この表は、 Arria 10 デバイスで予想される定常状態電圧を示しています。電源ランプは、水平状態ではなく常に上昇していなければいけません。

シンボル説明条件 Minimum (3) Typical Maximum (3) 単位

VCC コア電源電圧標準および低電圧 0.87 0.9 (4) 0.93 V

VCC PowerManager (5) 0.8、0.87 0.83、0.9 0.86、0.93 V

SmartVID (6) 0.8 — 0.93 V

VCCP ペリフェラル回路およびトランシーバ・ファブリック・インタフェースの電源電圧

標準および低電圧 0.87 0.9 (4) 0.93 V

VCC PowerManager (5) 0.8、0.87 0.83、0.9 0.86、0.93 V

SmartVID (6) 0.8 — 0.93 V

VCCPGM コンフィギュレーション・ピン電源電圧 1.8 V 1.71 1.8 1.89 V

1.5 V 1.425 1.5 1.575 V

1.2 V 1.14 1.2 1.26 V

continued...

(3) この値は、DC（スタティック）電源電圧に対するバジェットを表しており、この値には動的許容要件は含まれていません。動的許容要件に対する追加バジェットについては PDN ツールを参照してください。

(4) -1 と-2 スピード・グレードのデバイスは、0.9 V または 0.95 V の標準的な値で動作させることができます。-3 スピード・グレードのデバイスは、0.9 V においてのみ標準的な値で動作させることができます。本データシートに記載されるコア性能は、0.9 V での動作に適用可能です。0.95 V で動作を実行すると、より高いコア性能となりますが、より多くの電力を消費します。0.95 V で動作する場合の性能と消費電力についての詳細は、 Quartus® Prime ソフトウェアのタイミング・レポート、PowerPlay Power Analyzer レポート、および Early Power Estimator（EPE）を参照してください。

(5) VCC PowerManager デバイスは、0.83 V または 0.9 V のどちらかで動作可能です。–1 スピード・グレードの性能を達成するには、0.9 V で VCC および VCCPを電源供給します。低電力を使用し性能を低くする場合は、0.83 V で VCC and VCCP を電源供給します。

(6) SmartVID は、–2V と–3V スピード・グレードを持つデバイスでのみサポートされています。



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VCCERAM エンベデッド・メモリ電源電圧 0.9 V 0.87 0.9(4) 0.93 V

VCCBAT (7) バッテリ・バックアップ電源電圧（デザイン・セキュリティ揮発性キー・レジスタ用）

1.8 V 1.71 1.8 1.89 V

1.2 V 1.14 1.2 1.26 V

VCCPT プログラマブル・パワー・テクノロジおよび I/O プレ・ドライバ用の電源電圧

1.8 V 1.71 1.8 1.89 V

VCCIO I/O バッファ電源電圧 3.0 V（3 V I/O のみ） 2.85 3.0 3.15 V

2.5 V（3 V I/O のみ） 2.375 2.5 2.625 V

1.8 V 1.71 1.8 1.89 V

1.5 V 1.425 1.5 1.575 V

1.35 V (8) 1.35 (8) V

1.25 V 1.19 1.25 1.31 V

1.2 V (8) 1.2 (8) V

VCCA_PLL PLL 用アナログ・ボルテージ・レギュレータ電源電圧 — 1.71 1.8 1.89 V

VREFP_ADC 電圧センサ用高精度電圧リファレンス — 1.2475 1.25 1.2525 V

VI (9) DC 入力電圧 3 V I/O -0.3 — 3.3 V

LVDS I/O -0.3 — 2.19 V

VO 出力電圧 — 0 — VCCIO V

TJ 動作ジャンクション温度拡張 0 — 100 °C

continued...


(7) Arria 10 デバイスのセキュリティ機能を使用しない場合は、 1.5-V あるいは 1.8-V 電源のいずれかに VCCBAT を接続します。 Arria 10 のパワー・オン・リセット（POR）回路は、VCCBAT をモニタします。 Arria 10 デバイスは、VCCBAT がパワー・アップされていない場合、POR を終了しません。

(8) 小電圧および大電圧についての詳細は、I/O 規格のセクションを参照してください。




7



工業用 -40 — 100 °C

tRAMP (10) (11) 電源ランプ時間標準 POR 200 µs — 100 ms —

高速 POR 200 µs — 4 ms —

関連情報I/O 規格の仕様 (17 ページ)

1.1.1.3.2. トランシーバ電源の動作条件

表 4. Arria 10 GX/SX トランシーバ電源の動作条件—暫定値

シンボル説明条件(12) Minimum (13) Typical Max 単位

VCCT_GXB[L,R] トランスミッタの電源チップ-チップ間 ≤ 17.4 Gbpsまたは

バックプレーン (14)

1.0 1.03 1.06 V

continued...


(10) この値は、HPS 電源電圧にも適用可能です。HPS 電源供給については、HPS_PORSEL = 0 の場合、標準 POR の tRAMP 仕様を参照し、 HPS_PORSEL = 1の場合であれば、高速 POR の tRAMP 使用を参照してください。

(11) tramp は、個別の電源供給のランプ・タイムであり、全電源供給のランプ・タイムではありません。

(12) データ・レートはトランシーバのスピード・グレードにより異なります。正確なデータ・レートの範囲については Arria 10 GX/SX デバイスのトランシーバ性能を参照してください。

(13) この値は、DC（スタティック）電源電圧に対するバジェットを表しており、この値には動的許容要件は含まれていません。動的許容要件に対しての追加バジェットについては PDN ツールを参照してください。

(14) バックプレーン・アプリケーションは、デジション・フィードバック・イコライゼーション（DFE）といった高度なイコライゼーション回路が信号障害に対してイネーブルされていると仮定します。チップ-チップ間のリンクは、DFE を必要としない短距離伝送チャネルを備えたアプリケーションであると仮定します。



8



≤ 16.0 Gbps

チップ-チップ間 ≤ 11.3 Gbpsまたは

バックプレーン(14) ≤ 10.3125 Gbps

0.92 0.95 0.98 V

VCCR_GXB[L,R] レシーバの電源チップ-チップ間 ≤ 17.4 Gbpsまたは


1.0 1.03 1.06 V

チップ-チップ間 ≤ 11.3 Gbpsまたは


0.92 0.95 0.98 V

VCCH_GXB[L,R] トランシーバ高圧電源 — 1.710 1.8 1.890 V

注意: 未使用のトランシーバ・チャネルに関連する VCCR_GXB ピンと VCCT_GXB ピンの多くは、消費電力を抑えるために、同じ側に配置することができます。各デザインで異なる消費電力を小化するにあたっての詳細は、Arria 10 GX, GT, and SX Device Family Pin Connection Guidelinesまたは Quartus Prime ピン・レポートを参照してください。

表 5. Arria 10 GT デバイスのトランシーバ電源の動作条件—暫定値


VCCT_GXB[L,R] トランスミッタの電源チップ-チップ間 < 28.3 Gbps (16)

または

1.08 1.12 1.14 V

continued...

(12) データ・レートはトランシーバのスピード・グレードにより異なります。正確なデータ・レートの範囲については Arria 10 GX/SX デバイスのトランシーバ性能を参照してください。

(13) この値は、DC（スタティック）電源電圧に対するバジェットを表しており、この値には動的許容要件は含まれていません。動的許容要件に対しての追加バジェットについては PDN ツールを参照してください。

(15) データ・レートはトランシーバのスピード・グレードにより異なります。正確なデータ・レートの範囲については Arria 10 GT デバイスのトランシーバ性能を参照してください。

(16) 28.3 Gbps は GT チャネルの大データ・レートです。17.4 Gbps は GX チャネルの大データ・レートです。



9



バックプレーン(14) < 17.4 Gbps

チップ-チップ間 < 15 Gbpsまたは

バックプレーン (14) < 14.2 Gbps

1.0 1.03 1.06 V

チップ-チップ間 < 11.3 Gbpsまたは


0.92 0.95 0.98 V

VCCR_GXB[L,R] レシーバの電源チップ-チップ間 < 28.3 Gbpsまたは


1.08 1.12 1.14 V

チップ-チップ間 < 15 Gbpsまたは


1.0 1.03 1.06 V

チップ-チップ間 < 11.3 Gbpsまたは


0.92 0.95 0.98 V

VCCH_GXB[L,R] トランシーバ高圧電源 — 1.710 1.8 1.890 V

関連情報• Arria 10 GT デバイスのトランシーバ性能 (25 ページ)

トランシーバの異なるスピード・グレードのデータ・レート範囲に関するリンクです。

• Arria 10 GX/SX デバイスのトランシーバ性能 (23 ページ)トランシーバの異なるスピード・グレードのデータ・レート範囲に関するリンクです。

• Arria 10 GX, GT, and SX Device Family Pin Connection Guidelines

(15) データ・レートはトランシーバのスピード・グレードにより異なります。正確なデータ・レートの範囲については Arria 10 GT デバイスのトランシーバ性能を参照してください。



10

http://www.altera.com/literature/dp/arria-10/PCG-01017.pdf


1.1.1.3.3. HPS 電源の動作条件

表 6. Arria 10SX デバイスの HPS 電源の動作条件—暫定値このテーブルは、ARM®ベースのハード・プロセッサ・システム（HPS）を備えた Arria 10 システム・オン・チップ（SoC）デバイスで予期される定常状態の電流および電圧値をリストしています。電源ランプは、水平状態ではなく常に上昇していなければいけません。 Arria 10 SoC デバイスの FPGA 部分で予期される定常状態電圧については Arria 10 デバイス・テーブルの推奨動作条件を参照してください。


VCCL_HPS HPS コア電圧およびペリフェラル回路電源電圧 HPS プロセッサ動作速度 = 1.2 GHz 0.87 0.9 0.93 V

HPS プロセッサ動作速度 =1.5 GHz、–1 スピード・グレード

0.92 0.95 0.98 V

VCCIO_HPS HPS I/O バッファ電源電圧 3.0 V 2.85 3.0 3.15 V

2.5 V 2.375 2.5 2.625 V

1.8 V 1.71 1.8 1.89 V

VCCIOREF_HPS HPS I/O プレ・ドライバ電源電圧 — 1.71 1.8 1.89 V

VCCPLL_HPS HPS PLL 用アナログ・ボルテージ・レギュレータ電源電圧

— 1.71 1.8 1.89 V

関連情報推奨動作条件 (6 ページ)

デバイスの FPGA 部分についての定常状態電圧に関するリンクです。

1.1.1.4. DC 特性

パワーアップ・キャリブレーション後の OCT バリエーションの仕様は、今後の Arria 10 デバイス・データシートのリリースで利用可能となる予定です。

1.1.1.4.1. 電源電流および消費電力

アルテラは、デザインの消費電力を計算する方法として、Excel ベースの Early Power Estimator（EPE）および Quartus Prime PowerPlay PowerAnalyzer 機能の 2 種類の方法を提供しています。




11


デザイン開始前にデザインの電源電流を見積もるには、Excel ベースの（EPE）を使用します。このような電流はリソースの使用方法により大きく異なるため、EPE はデバイスの予測消費を提供します。

Quartus Prime PowerPlay Power Analyzer は、配置配線完了後のデザインの詳細をもとにより正確な見積もりを提供します。 PowerPlayPower Analyzer は、ユーザー入力情報やシミュレーション結果、および推定されたシグナル・アクティビティの組み合わせを適用し、詳細な回路モデルと組み合わせることができるため、非常に正確な電力の見積もりを行うことが可能です。

関連情報• PowerPlay Early Power Estimator ユーザーガイド

消費電力見積もりツールに関する詳細な情報へのリンクです。

• PowerPlay Power Analysis chapter, Quartus Prime Handbook消費電力見積もりツールに関する詳細な情報へのリンクです。

1.1.1.4.2. I/O ピンのリーク電流

表 7. Arria 10 デバイスの I/O ピンのリーク電流—暫定値VO = VCCIO から VCCIOMAX である場合、リーク電流は I/O につき 300 μA となることが予期されます。


II 入力ピン VI = 0 V～VCCIOMAX -80 80 µA

IOZ トライ・ステート I/O ピン VO = 0 V～VCCIOMAX -80 80 µA

1.1.1.4.3. バス・ホールド特性

バス・ホールドのトリップ・ポイントは、JEDEC 規格から算出した入力電圧に基づきます。



12

https://www.intel.co.jp/content/www/ja/jp/programmable/documentation/wtw1421044714503.html#myt1403779181262

https://www.intel.co.jp/content/www/ja/jp/programmable/documentation/mwh1410385117325.html#mwh1410384023666


表 8. Arria 10 デバイスのバス・ホールド・パラメータ—暫定値

パラメータシンボル条件 VCCIO (V) 単位

1.2 1.5 1.8 2.5 3.0

Min Max Min Max Min Max Min Max Min Max

バス・ホールドの低保持電流

ISUSL VIN > VIL（大）

8 (18)、26 (19)

— 12 (18)、32 (19)

— 30 (18)、55 (19)

— 60 — 70 — µA

バス・ホールドの高保持電流

ISUSH VIN < VIH（小）

-8 (18)、-26 (19)

— -12 (18)、-32 (19)

— -30 (18)、-55 (19)

— -60 — -70 — µA

バス・ホールドの低オーバドライブ電流

IODL 0 V < VIN <VCCIO

— 125 — 175 — 200 — 300 — 500 µA

バス・ホールドの高オーバドライブ電流

IODH 0 V < VIN <VCCIO

— -125 — -175 — -200 — -300 — -500 µA

バス・ホールドのトリップ・ポイント

VTRIP — 0.3 0.9 0.38 1.13 0.68 1.07 0.70 1.7 0.8 2 V

1.1.1.4.4. OCT キャリブレーション精度の仕様

On-Chip 終端（OCT）キャリブレーションをイネーブルすると、キャリブレーション・ブロックに接続された I/O に対し、パワーアップ時にキャリブレーションが自動的に実行されます。

(18) この値は、LVDS I/O バンクに対してのみ適用可能です。

(19) この値は、3V I/O バンクに対してのみ適用可能です。



13


表 9. Arria 10 デバイスの OCT キャリブレーション精度—暫定値キャリブレーション済みの On-Chip 直列終端（RS OCT）および On-Chip 並列終端（RT OCT）のキャリブレーション精度は、キャリブレーション時に適用可能です。プロセス、電圧、および温度（PVT）条件がキャリブレーション後に変化する場合、許容値が変更することがあります。

シンボル説明条件（V）キャリブレーション精度単位

–E1、–I1 –E2、–I2 –E3、–I3

48-Ω、60-Ω、80-Ω、および240-Ω RS

キャリブレーション付き内部直列終端（48-Ω、60-Ω、80-Ω、および 240-Ω 設定）

VCCIO = 1.2 ±15 ±15 ±15 %

34-Ω および 40-Ω RS キャリブレーション付き内部直列終端（34-Ω および 40-Ω 設定）

VCCIO = 1.5、1.35、1.25、1.2 ±15 ±15 ±15 %

25-Ω RS キャリブレーション付き内部直列終端 VCCIO = 1.8、1.5、1.2 ±15 ±15 ±15 %

50-Ω RS キャリブレーション付き内部直列終端 VCCIO = 1.8、1.5、1.2 ±15 ±15 ±15 %

34-Ω、40-Ω、48-Ω、および 60-Ω RS

キャリブレーション付き内部直列終端（34-Ω、40-Ω、48-Ω、および 60-Ω 設定）

POD12 I/O 規格VCCIO = 1.2

±15 ±15 ±15 %

34-Ω、40-Ω、48-Ω、60-Ω、80-Ω、120-Ω、および 240-Ω RT

キャリブレーション付き内部並列終端（34-Ω、40-Ω、48-Ω、60-Ω、80-Ω、120-Ω、および 240-Ω 設定）

POD12 I/O 規格VCCIO = 1.2

±15 ±15 ±15 %

60-Ω および 120-Ω RT キャリブレーション付き内部並列終端（60-Ω および 120-Ω 設定）

VCCIO = 1.5、1.35、1.25、1.2 -10～+40 -10～+40 -10～+40 %

30-Ω および 40-Ω RT キャリブレーション付き内部並列終端（30-Ω および 40-Ω 設定）

VCCIO = 1.5、1.35、1.25 -10～+40 -10～+40 -10～+40 %

50-Ω RT キャリブレーション付き内部並列終端（50Ω 設定） VCCIO = 1.8、1.5、1.2 -10～+40 -10～+40 -10～+40 %

1.1.1.4.5. キャリブレーションを持たない OCT 終端抵抗の許容値の仕様

表 10. Arria 10 デバイスのキャリブレーションを持たない OCT 終端抵抗の許容値の仕様ー暫定値このテーブルは、PVT の変化に対する Arria 10 デバイスのキャリブレーションを持たない OCT 終端抵抗の許容値をリストしています。

シンボル説明条件（V）抵抗の精度単位

–E1、–I1 –E2、–I2 –E3、–I3

25-Ω RS キャリブレーションなし内部直列終端（25-Ω 設定） VCCIO = 2.5、3.0 -40～+30 TK_SLEEP(40); TK_SLEEP(40); %

VCCIO = 1.8、1.5 -50～+30 TK_SLEEP(50); TK_SLEEP(50); %

continued...



14


シンボル説明条件（V）抵抗の精度単位

–E1、–I1 –E2、–I2 –E3、–I3

VCCIO = 1.2 -50～+30 TK_SLEEP(50); TK_SLEEP(50); %

34-Ω RS キャリブレーションなし内部直列終端（34-Ω 設定） VCCIO = 1.5、1.35、1.25 -50～+30 TK_SLEEP(50); TK_SLEEP(50); %


POD12 I/O 規格 -50～+30 TK_SLEEP(50); TK_SLEEP(50); %

40-Ω RS キャリブレーションなし内部直列終端（40-Ω 設定） VCCIO = 1.5、1.35、1.25 -50～+30 TK_SLEEP(50); TK_SLEEP(50); %



48-Ω RS キャリブレーションなし内部直列終端（48-Ω 設定） VCCIO = 1.2 -50～+30 TK_SLEEP(50); TK_SLEEP(50); %


50-Ω RS キャリブレーションなし内部直列終端（50-Ω 設定） VCCIO = 2.5, 3.0 -40～+30 TK_SLEEP(40); TK_SLEEP(40); %

VCCIO = 1.8、1.5 -50～+30 TK_SLEEP(50); TK_SLEEP(50); %


60-Ω RS キャリブレーションなし内部直列終端（60-Ω 設定） VCCIO = 1.2 -50～+30 TK_SLEEP(50); TK_SLEEP(50); %

100-Ω RD 内部差動終端（100-Ω 設定） VCCIO = 1.8、1.5 TK_SLEEP(25); TK_SLEEP(35); TK_SLEEP(40); %

120-Ω RS キャリブレーションなし内部直列終端（120-Ω 設定）


図 -1: リキャリブレーションを持たない OCT バリエーションの等式—暫定



15


等式の定義を以下に示します。

• 算出される ROCT 値は、温度と VCCIO にバリエーションを持つ OCT 抵抗の範囲を表します。

• RSCAL はパワーアップ時における OCT 抵抗の値です。

• ΔT はパワーアップ時の温度に関する温度のバリエーションです。

• ΔV はパワーアップ時の VCCIO に関する電圧の変動です。

• dR/dT は、温度に伴う RSCAL の変化率です。

• dR/dT は、電圧に伴う RSCAL の変化率です。

1.1.1.4.6. ピン・キャパシタンス

表 11. Arria 10 デバイスのピン・キャピタンス—暫定値

シンボル説明 Value 単位

CIO_COLUMN カラム I/O ピンの入力キャパシタンス 2.5 pF

COUTFB 兼用クロック出力/フィードバック・ピンの入力キャパシタンス 2.5 pF

1.1.1.4.7. 内部ウィーク・プルアップおよびウィーク・プルダウン抵抗

コンフィギュレーション、テスト、および JTAG ピン以外のすべての I/O ピンは、ウィーク・プルアップをイネーブルするオプションを備えています。ウィーク・プルダウン機能は、 Arria 10 デバイス・テーブルの内部ウィーク・プルダウン抵抗値で記述されているピンにのみ使用可能です。

表 12. Arria 10 デバイスの内部ウィーク・プルアップ抵抗値—暫定値

シンボル説明条件（V）(20) 値 (21) 単位

RPU ユーザー・モードと同じく、Programmable Pull-up Resistor オプションをイネーブルしている場合における、コンフィギュレーションの前とコンフィギュレーション中のI/O ピンのプルアップ抵抗値です。

VCCIO = 3.0 ±5% 25 kΩ

VCCIO = 2.5 ±5% 25 kΩ

VCCIO = 1.8 ±5% 25 kΩ

continued...

(20) 外部ソースがピンを VCCIO よりも高い電圧でドライブしている場合は、ピンのプルアップ抵抗値が低下することがあります。

(21) PVT の変更をカバーするには、±25%の許容値が有効となります。



16


シンボル説明条件（V）(20) 値 (21) 単位

VCCIO = 1.5 ±5% 25 kΩ

VCCIO = 1.35 ±5% 25 kΩ

VCCIO = 1.25 ±5% 25 kΩ

VCCIO = 1.2 ±5% 25 kΩ

表 13. Arria 10 デバイスの内部ウィーク・プルダウン抵抗値—暫定値

ピン名概要条件（V）値(21) 単位

nIO_PULLUP ユーザ I/O ピンおよび兼用 I/O ピンの内部プルアップを決定する専用入力ピンです。

VCC = 0.9 ±3.33% 25 kΩ

TCK 専用 JTAG テスト・クロック入力ピンです。 VCCPGM = 1.8 ±5 % 25 kΩ

VCCPGM = 1.5 ±5% 25 kΩ

VCCPGM = 1.2 ±5% 25 kΩ

MSEL[0:2] FPGA デバイスに対しコンフィギュレーション方法を設定するコンフィギュレーション入力ピンです。

VCCPGM = 1.8 ±5% 25 kΩ

VCCPGM = 1.5 ±5% 25 kΩ

VCCPGM = 1.2 ±5% 25 kΩ

関連情報Arria 10 Device Family Pin Connection Guidelines

内部ウィーク・プルアップおよび内部ウィーク・プルダウン機能をサポートするピンについての詳細な情報へのリンクです。

1.1.1.5. I/O 規格の仕様

以下の表に、 Arria 10 デバイスがサポートする様々な I/O 規格に対する入力電圧（VIH、VIL）、出力電圧（VOH、VOL）、電流ドライブ特性（IOH、IOL）を示します。

小電圧値には、小 VCCIO 値を使用します。大電圧値については、大の VCCIO 値を使用します。

(20) 外部ソースがピンを VCCIO よりも高い電圧でドライブしている場合は、ピンのプルアップ抵抗値が低下することがあります。

(21) PVT の変更をカバーするには、±25%の許容値が有効となります。



17

https://www.altera.com/en_US/pdfs/literature/dp/arria-10/PCG-01017.pdf


汎用 I/O 規格で達成可能な大周波数を決定するには、タイミング・クロージャ解析を実行する必要があります。

関連情報推奨動作条件 (6 ページ)

1.1.1.5.1. シングル・エンド I/O 規格の仕様

表 14. Arria 10 デバイスのシングル・エンド I/O 規格の仕様—暫定値

I/O 規格 VCCIO(V) VIL (V) VIH (V) VOL (V) VOH (V) IOL (22)

(mA)IOH (22)

(mA)Min Typ Max Min Max Min Max Max Min

3.0-V LVTTL 2.85 3 3.15 -0.3 0.8 1.7 3.3 0.4 2.4 2 -2

3.0-V LVCMOS 2.85 3 3.15 -0.3 0.8 1.7 3.3 0.2 VCCIO = 0.2 0.1 -0.1

2.5 V 2.375 2.5 2.625 -0.3 0.7 1.7 3.3 0.4 2 1 -1

1.8 V 1.71 1.8 1.89 -0.3 0.35 × VCCIO 0.65 × VCCIO VCCIO + 0.3 0.45 VCCIO = 0.45 2 -2

1.5 V 1.425 1.5 1.575 -0.3 0.35 × VCCIO 0.65 × VCCIO VCCIO + 0.3 0.25 × VCCIO 0.75 × VCCIO 2 -2

1.2 V 1.14 1.2 1.26 -0.3 0.35 × VCCIO 0.65 × VCCIO VCCIO + 0.3 0.25 × VCCIO 0.75 × VCCIO 2 -2

1.1.1.5.2. シングル・エンド SSTL および HSTL I/O リファレンス電圧仕様

表 15. Arria 10 デバイスの Single–Ended SSTL、 HSTL、および HSUL I/O リファレンス電圧仕様—暫定値

I/O 規格 VCCIO (V) VREF (V) VTT (V)

Min Typ Max Min Typ Max Min Typ Max

SSTL-18Class I, II

1.71 1.8 1.89 0.833 0.9 0.969 VREF – 0.04 VREF VREF + 0.04

SSTL-15Class I, II

1.425 1.5 1.575 0.49 × VCCIO 0.5 × VCCIO 0.51 × VCCIO 0.49 × VCCIO 0.5 × VCCIO 0.51 × VCCIO

SSTL-135 1.283 1.35 1.418 0.49 × VCCIO 0.5 × VCCIO 0.51 × VCCIO 0.49 × VCCIO 0.5 × VCCIO 0.51 × VCCIO

continued...

(22) IOL と IOH 仕様を満たすためには、それらに応じた電流強度を設定する必要があります。たとえば、3.0–V LVTTL 仕様（2 mA）満たすためには、電流強度の設定をを 2 mA に設定する必要があります。これより低い電流強度に設定すると、データシートに記載された IOL および IOH 仕様を満たさない場合があります。



18


I/O 規格 VCCIO (V) VREF (V) VTT (V)




HSTL-18Class I, II

1.71 1.8 1.89 0.85 0.9 0.95 — VCCIO /2 —

HSTL-15Class I, II

1.425 1.5 1.575 0.68 0.75 0.9 — VCCIO /2 —

HSTL-12Class I, II

1.14 1.2 1.26 0.47 × VCCIO 0.5 × VCCIO 0.53 × VCCIO — VCCIO /2 —

HSUL-12 1.14 1.2 1.3 0.49 × VCCIO 0.5 × VCCIO 0.51 × VCCIO — — —

POD12 1.16 1.2 1.24 0.69 × VCCIO 0.7 × VCCIO 0.71 × VCCIO — VCCIO —

1.1.1.5.3. Single-Ended SSTL、HSTL、および HSUL I/O 規格信号の仕様

表 16. Arria 10 デバイスの Single-Ended SSTL、 HSTL、および HSUL I/O 規格の信号仕様—暫定値

I/O 規格 VIL(DC)(V) VIH(DC)(V) VIL(AC)(V) VIH(AC)(V) VOL(V) VOH(V) IOL (23)

(mA)IOH (23)

(mA)Min Max Min Max Max Min Max Min

SSTL-18 Class I -0.3 VREF -0.125 VREF + 0.125 VCCIO + 0.3 VREF – 0.25 VREF + 0.25 VTT + 0.603 VTT + 0.603 6.7 -6.7

SSTL-18 ClassII

-0.3 VREF -0.125 VREF + 0.125 VCCIO + 0.3 VREF – 0.25 VREF + 0.25 0.28 VCCIO -0.28 13.4 -13.4

SSTL-15 Class I — VREF – 0.1 VREF + 0.1 — VREF – 0.175 VREF + 0.175 0.2 × VCCIO 0.8 × VCCIO 8 -8

SSTL-15 ClassII

— VREF – 0.1 VREF + 0.1 — VREF – 0.175 VREF + 0.175 0.2 × VCCIO 0.8 × VCCIO 16 -16

SSTL-135 — VREF – 0.09 VREF + 0.09 — VREF – 0.16 VREF + 0.16 0.2 × VCCIO 0.8 × VCCIO — —


continued...

(23) IOL と IOH 仕様を満たすためには、それらに応じた電流強度を設定する必要があります。たとえば、SSTL15CI 仕様（8 mA）満たすためには、電流強度の設定をを 8 mA に設定する必要があります。これより低い電流強度に設定すると、データシートに記載された IOL および IOH 仕様を満たさない場合があります。



19


I/O 規格 VIL(DC)(V) VIH(DC)(V) VIL(AC)(V) VIH(AC)(V) VOL(V) VOH(V) IOL (23)

(mA)IOH (23)

(mA)Min Max Min Max Max Min Max Min


HSTL-18 Class I — VREF -0.1 VREF + 0.1 — VREF – 0.2 VREF + 0.2 0.4 VCCIO = 0.4 8 -8

HSTL-18 ClassII

— VREF – 0.1 VREF + 0.1 — VREF – 0.2 VREF + 0.2 0.4 VCCIO = 0.4 16 -16

HSTL-15 Class I — VREF – 0.1 VREF + 0.1 — VREF – 0.2 VREF + 0.2 0.4 VCCIO = 0.4 8 -8

HSTL-15 ClassII

— VREF – 0.1 VREF + 0.1 — VREF – 0.2 VREF + 0.2 0.4 VCCIO -0.4 16 -16

HSTL-12 Class I -0.15 VREF – 0.08 VREF + 0.08 VCCIO + 0.15 VREF – 0.15 VREF +0.15 0.25 × VCCIO 0.75 × VCCIO 8 -8

HSTL-12 ClassII

-0.15 VREF – 0.08 VREF + 0.08 VCCIO + 0.15 VREF – 0.15 VREF +0.15 0.25 × VCCIO 0.75 × VCCIO 16 -16

HSUL-12 — VREF – 0.13 VREF + 0.13 — VREF – 0.22 VREF 0.22 0.1 × VCCIO 0.9 × VCCIO — —

POD12 -0.15 VREF – 0.08 VREF + 0.08 VCCIO + 0.15 VREF – 0.15 VREF +0.15 (0.7 – 0.15) ×VCCIO

(0.7 + 0.15) ×VCCIO

— —

1.1.1.5.4. SSTL 差動 I/O 規格の仕様

表 17. Arria 10 デバイスの差動 SSTL I/O 規格の仕様—暫定値

I/O 規格 VCCIO (V) VSWING(DC) (V) VSWING(AC)(V) VIX(AC) (V)

Min Typ Max Min Max Min Max Min Typ Max

SSTL-18 ClassI, II

1.71 1.8 1.89 0.25 VCCIO + 0.6 0.5 VCCIO + 0.6 VCCIO/2 +0.175

— VCCIO/2 +0.175

SSTL-15 ClassI, II

1.425 1.5 1.575 0.2 (24) 2(VIH(AC) –VREF)

2(VREF –VIL(AC))

VCCIO/2 + 0.15 — VCCIO/2 + 0.15

continued...

(23) IOL と IOH 仕様を満たすためには、それらに応じた電流強度を設定する必要があります。たとえば、SSTL15CI 仕様（8 mA）満たすためには、電流強度の設定をを 8 mA に設定する必要があります。これより低い電流強度に設定すると、データシートに記載された IOL および IOH 仕様を満たさない場合があります。

(24) VSWING(DC)の大値は未定義ですが、各シングルエンド信号はそれぞれのシングルエンド限界値（VIH（DC）と VIL（DC））内でなければいけません。



20


I/O 規格 VCCIO (V) VSWING(DC) (V) VSWING(AC)(V) VIX(AC) (V)

Min Typ Max Min Max Min Max Min Typ Max

SSTL-135 1.283 1.35 1.45 0.18 (24) 2(VIH(AC) –VREF)

2(VIL(AC) –VREF)

VCCIO/2 + 0.15 VCCIO /2 VCCIO/2 + 0.15

SSTL-125 1.19 1.25 1.31 0.18 (24) 2(VIH(AC) –VREF)

2(VIL(AC) –VREF)

VCCIO/2 + 0.15 VCCIO /2 VCCIO/2 + 0.15

SSTL-12 1.14 1.2 1.26 0.16 (24) 2(VIH(AC) –VREF)

2(VIL(AC) –VREF)

VREF – 0.15 VCCIO /2 VREF + 0.15

POD12 1.16 1.2 1.24 0.16 — 0.3 — VREF – 0.08 — VREF + 0.08

1.1.1.5.5. 差動 HSTL および HSUL I/O 規格の仕様

表 18. Arria 10 デバイスの差動 HSTL および HSUL I/O 規格の仕様—暫定値

I/O 規格 VCCIO (V) VDIF(DC)(V) VDIF(AC)(V) VIX(AC) (V) VCM(DC)(V)

Min Typ Max Min Max Min Max Min Typ Max Min Typ Max

HSTL-18 ClassI, II

1.71 1.8 1.89 0.2 — 0.4 — 0.78 — 1.12 0.78 — 1.12

HSTL-15 ClassI, II

1.425 1.5 1.575 0.2 — 0.4 — 0.68 — 0.9 0.68 — 0.9

HSTL-12 ClassI, II

1.14 1.2 1.26 0.16 VCCIO +0.3

0.3 VCCIO +0.48

— 0.5 × VCCIO

— 0.4 × VCCIO

0.5 × VCCIO

0.6 × VCCIO

HSUL-12 1.14 1.2 1.3 2(VIH(DC) –VREF)

2(VREF –VIH(DC))

2(VIH(AC) –VREF)

2(VREF –VIH(AC))

0.5 ×VCCIO –0.12

0.5 × VCCIO

0.5 × VCCIO+0.12

0.4 × VCCIO

0.5 × VCCIO

0.6 × VCCIO



21


1.1.1.5.6. 差動 I/O 規格の仕様

表 19. Arria 10 デバイスの差動 I/O 規格の仕様—暫定値差動入力は、1.8 V を必要とする VCCPT によって電源供給されます。

I/O 規格 VCCIO (V) VID (mV) (25) VICM(DC)（V） VOD (V) (26) VOCM (V) (26)

Min Typ Max Min 条件 Max Min 条件 Max Min Typ Max Min Typ Max

PCML 高速トランシーバのトランスミッタ、レシーバ、および入力基準クロック・ピンは、CML I/O 規格を使用します。トランスミッタ、レシーバ、および入力基準クロック・ピンについての詳細は、 Arria 10 GX、SX、および GT デバイス・テーブルのトランシーバ仕様を参照してください。

LVDS(27) 1.71 1.8 1.89 100 VCM =1.25 V

— 0 DMAX≤700 Mbps

1.85 0.247 — 0.6 1.125 1.25 1.375

1 DMAX>700 Mbps

1.6

RSDS (HIO) (28) 1.71 1.8 1.89 100 VCM =1.25 V

— 0.3 — 1.4 0.1 0.2 0.6 0.5 1.2 1.4

Mini-LVDS（HIO）(29)

1.71 1.8 1.89 200 — 600 0.4 — 1.325 0.25 — 600 1 1.2 1.4

LVPECL(30) 1.71 1.8 1.89 300 — — 0.6 DMAX≤700 Mbps

1.7 — — — — — —

1 DMAX>700 Mbps

1.6

(25) 小 VID 値は、全てのコモン・モード電圧の VCM に対し適用可能です。

(26) RL 範囲は、90 ≤ RL ≤ 110 Ω です。

(27) LVDS レシーバの高のパフォーマンスを達成するには、700 Mbps を超えるデータレートに対してレシーバ電圧の入力範囲を 1.0 V から 1.6 V 以内に設定し、700 Mbps より低いデータレートに対しては 0 V から 1.85 V 以内に設定する必要があります。

(28) RSDS レシーバの高のパフォーマンスを達成するには、レシーバ電圧の入力範囲を 0.3 V から 1.4 V に設定する必要があります。

(29) Mini-LVDS レシーバの高のパフォーマンスを達成するには、レシーバ電圧の入力範囲を 0.4 V から 1.325 V に設定する必要があります。

(30) LVPECL レシーバの高のパフォーマンスを達成するには、700 Mbps を超えるデータレートに対してレシーバ電圧の入力範囲を 0.85 V から 1.75 V 以内に設定し、700 Mbps より低いデータレートに対しては 0.45 V から 1.95 V 以内に設定する必要があります。



22


関連情報Arria 10 GX、SX、および GT デバイスのトランシーバ仕様 (28 ページ)

トランスミッタ、レシーバ、リファレンス・クロック I/O ピンの仕様に関する情報へのリンクです。

1.2. スイッチング特性

この項では、 Arria 10 コアおよびコマーシャル温度グレード・デバイスの周辺ブロックの性能特性について説明します。

1.2.1. トランシーバ性能の仕様

1.2.1.1. Arria 10 GX/SX デバイスのトランシーバ性能

表 20. トランシーバおよびレシーバのデータ・レート性能—暫定

シンボル/説明条件トランシーバ・スピード・グレード 1

トランシーバ・スピード・グレード 2



T トランシーバ・スピード・グレード 5 (31) 単位

チップ-チップ間 (32)

大データ・レートVCCR_GXB = VCCT_GXB =1.03 V

17.4 15 14.2 12.5 8 Gbps


11.3 11.3 11.3 11.3 8 Gbps

小データ・レート 1.0 (33) Gbps

Backplane (32)


16 14.2 12.5 10.3125 6.5536 Gbps

大データ・レート 10.3125 10.3125 10.3125 10.3125 6.5536 Gbps

continued...

(31) トランシーバ・スピード・グレード 5 は PCI Express®（PCIe®）Gen3 をサポートします。


(33) Arria 10 トランシーバは、over sampling を使用することで 125Mbps までのデータ・レートをサポートすることが可能です。



23






T トランシーバ・スピード・グレード 5 (31) 単位

VCCR_GXB = VCCT_GXB =0.95 V

小データ・レート 1.0 (33) Gbps

表 21. ATX PLL の性能—暫定値





トランシーバ・スピード・グレード 5 単位

サポートされている出力周波数

大周波数 8.7 7.5 7.1 6.25 4 GHz

小周波数 500 MHz

表 22. フラクショナル PLL の性能—暫定値







大周波数 6.25 6.25 6.25 6.25 4 GHz


表 23. CMU PLL の性能—暫定値







大周波数 5.15625 5.15625 5.15625 5.15625 4 GHz


関連情報トランシーバ電源の動作条件 (8 ページ)

(31) トランシーバ・スピード・グレード 5 は PCI Express®（PCIe®）Gen3 をサポートします。



24


1.2.1.2. Arria 10 GX/SX デバイスの高速シリアル・トランシーバ-ファブリック間インタフェースの性能

表 24. Arria 10 GX/SX デバイスの高速シリアル・トランシーバ-ファブリック間インタフェースの性能—暫定値

シンボル/説明 Condition (V) 電源オプションを備えたコア・スピード・グレード単位

-E1M /-I1M

-E1L / -E1S / -I1L

-E2L / -I2L -E3S /-I3S / M3

20 ビット・インタフェース-FIFO VCC = 0.9 516 516 400 400 MHz

20 ビット・インタフェース-Registered VCC = 0.9 491 491 400 400 MHz





PCIe Gen3 HIP-ファブリック間インタフェース VCC = 0.9 300 300 250 250 MHz

20 ビット・インタフェース-FIFO VCC = 0.83 400 — — — MHz

20 ビット・インタフェース-Registered VCC = 0.83 400 — — — MHz





PCIe Gen3 HIP-ファブリック間インタフェース VCC = 0.83 250 — — — MHz

1.2.1.3. Arria 10 GT デバイスのトランシーバ性能

表 25. トランシーバおよびレシーバのデータ・レート性能—暫定




単位

チップ-チップ間 (34) 大データ・レート GT チャネル (35) 28.3/28.1 (36) 26 20 Gbps

continued...



25





単位

VCCR_GXB = VCCT_GXB = 1.12 V GX チャネル 17.4 15 15 Gbps

大データ・レートVCCR_GXB = VCCT_GXB = 1.03 V

GT Channel15 14.2 12.5 Gbps

GX チャネル


GT Channel11.3 11.3 11.3 Gbps

GX チャネル

小データ・レート GT Channel1.0 (37) Gbps

GX チャネル

Backplane (34) 大データ・レートVCCR_GXB = VCCT_GXB = 1.12 V

GT チャネル17.4 14.2 14.2 Gbps

GX チャネル


GT チャネル14.2 12.5 10.3125 Gbps

GX チャネル


GT チャネル10.3125 10.3125 10.3125 Gbps

GX チャネル

小データ・レート GT チャネル1.0 (37) Gbps

GX チャネル


(35) GT チャネルは、VCCT_GXB = 1.1 V、そして VCCR_GXB = 1.1 V である場合にのみ使用可能です。

(36) 28.3 Gbps を達成するには、-1 コア・スピード・グレードと-2 トランシーバ・スピード・グレードのデバイス・コンフィギュレーションを使用する必要があります。28.1 Gbps を達成するには、-2 コア・スピード・グレードと-2 トランシーバ・スピード・グレードのデバイス・コンフィギュレーションを使用する必要があります。

(37) Arria 10 トランシーバは、over sampling を使用することで 125Mbps までのデータ・レートをサポートすることが可能です。



26


表 26. ATX PLL の性能—暫定値

シンボル/説明条件トランシーバ・スピード・グレード2

トランシーバ・スピード・グレード3


単位

サポートされている出力周波数大周波数 14.15 13 10 GHz


表 27. フラクショナル PLL の性能—暫定値




単位

サポートされている出力周波数大周波数 6.25 GHz


表 28. CMU PLL の性能—暫定値




単位

サポートされている出力周波数大周波数 5.15625 5.15625 5.15625 GHz


関連情報トランシーバ電源の動作条件 (8 ページ)

1.2.1.4. Arria 10 GT デバイスの高速シリアル・トランシーバ-ファブリック間インタフェースの性能

表 29. Arria 10 GT デバイスの高速シリアル・トランシーバ-ファブリック間インタフェースの性能—暫定値


-1 -2 -3

20 ビット・インタフェース-FIFO VCC = 0.9 516 400 400 MHz

20 ビット・インタフェース-Registered VCC = 0.9 491 400 400 MHz


continued...



27



-1 -2 -3




PCIe Gen3 HIP-ファブリック間インタフェース VCC = 0.9 300 250 250 MHz

1.2.1.5. Arria 10 GX、SX、および GT デバイスのトランシーバ仕様

表 30. リファレンス・クロックの仕様—暫定値

シンボル/説明条件トランシーバ・スピード・グレード 1、2、3、4、および 5 単位

Min Typ Max

サポートされる I/O 規格専用リファレンス・クロック・ピン CML、差動 LVPECL、LVDS、および HCSL

RX リファレンス・クロック・ピン CML、差動 LVPECL、および HCSL

入力基準クロック周波数（CMU PLL） 61 — 800 MHz

入力リファレンス・クロック周波数（ATX PLL） 100 — 800 MHz

入力リファレンス・クロック周波数（fPLL PLL） 20 — 800 MHz

立ち上がり時間 20%～80% — — 400 ps

立ち下がり時間 80%～20% — — 400 ps

デューティ・サイクル — 45 — 55 %

スペクトラム拡散変調クロック周波数 PCIe 30 — 33 kHz

スペクトラム拡散のダウン拡散 PCIe — 0～-0.5 — %

On-Chip Termination 抵抗 — — 100 — Ω

絶対 VMAX 専用リファレンス・クロック・ピン — — 1.6 V

RX リファレンス・クロック・ピン — — 1.2 V

Absolute VMIN — -0.4 — — V

continued...



28


シンボル/説明条件トランシーバ・スピード・グレード 1、2、3、4、および 5 単位

Min Typ Max

ピーク・ツー・ピーク差動入力電圧 — 200 — 1600 mV

VICM（AC 結合） VCCR_GXB = 0.95 V — 0.95 — V

VCCR_GXB = 1.03 V — 1.03 — V

VCCR_GXB = 1.12 V — 1.12 — V

VICM （DC 結合） PCI Express リファレンス・クロックの HCSL I/O 規格

250 — 550 mV

トランスミッタ REFCLK 位相ノイズ（622 MHz）(38) 100 Hz — — -70 dBc/Hz

1 kHz — — -90 dBc/Hz

10 kHz — — -100 dBc/Hz

100 kHz — — -110 dBc/Hz

≥ 1 MHz — — -120 dBc/Hz

トランスミッタ REFCLK位相ジッタ（100 MHz） 1.5～100 MHz（PCIe） — — 4.2 ps（rms）

RREF — — 2.0 k ±1% — Ω

TSSC-MAX-PERIOD-SLEW Max SSC df/dt 0.75

表 31. トランシーバ・クロック—暫定値

シンボル/説明条件トランシーバ・スピード・グレード 1、2、3、4、および 5

単位Min Typ Max

トランシーバ・キャリブレーション用の CLKUSRピン

トランシーバ・キャリブレーション

100 — 125 MHz

reconfig_clk リコンフィギュレーション・インタフェース

100 — 125 MHz

(38) 622 MHz 以外の周波数における REFCLK位相ノイズ要件を計算するには、次の計算式を使用します。f（MHz）における REFCLK位相ノイズ = 622 MHz での REFCLK位相ノイズ + 20*log(f/622)



29


表 32. トランシーバ・クロック・ネットワークの最大データ・レート仕様

クロック・ネットワーク最大性能チャネル・スパン単位

ATX (39) fPLL CMU

x1 17.4 12.5 10.3125 6 チャネル Gbps

x6 17.4 12.5 N/A 6 チャネル Gbps

x6 PLL フィードバック 17.4 12.5 N/A Side-wide Gbps

0.95 V で xN 10.5 10.5 N/A 上 2 バンク、下 2 バンク Gbps



表 33. レシーバ規格—暫定値

シンボル/説明条件

トランシーバ・スピード・グレード 1、2、3、4、および 5単位

Min Typ Max

サポートされる I/O 規格 — 高速差動 I/O、CML、差動 LVPECL、および LVDS

レシーバ・ピン用の絶対 VMAX (40) — — — 1.2 V

レシーバ・ピン用の絶対 VMIN(40) — -0.4 — — V

デバイス・コンフィギュレーション実行前の大ピーク・ツー・ピーク差動入力電圧 VID（diff p-p） (41)

— — — 1.6 V

デバイス・コンフィギュレーション実行後の大ピーク・ツー・ピーク差動入力電圧 VID（diff p-

VCCR_GXB = 1.12 V — — 2.0 V

continued...

(39) スピード・グレードごとの大データ・レート・サポート

(40) デバイスは、この絶対大定格での長時間の動作を許容することはできません。



30




Min Typ Max

p）(41)VCCR_GXB = 1.03 V — — 2.0 V

VCCR_GXB = 0.95 V — — 2.4 V

レシーバ・シリアル入力ピンでの小差動アイ開口部 (42) — 50 — — mV

差動 On-Chip Termination抵抗

85-Ω 設定 — 85 ± 30% — Ω

100-Ω 設定 — 100 ± 30% — Ω

VICM（AC および DC 結合）

VCCR_GXB = 0.95 V — 600 — mV

VCCR_GXB = 1.03 V — 700 — mV

VCCR_GXB = 1.12 V — 700 — mV

tLTR (43) — — — 10 µs

tLTD (44) — 4 — — µs

tLTD_manual (45) — 4 — — µs

tLTR_LTD_manual (46) — 15 — — µs

continued...

(41) シリコン特性の評価待ちであるため、DC カップリングの仕様は未定です。

(42) レシーバ・シリアル入力ピンでの小差動アイ開口部は、Receiver Equalization がディセーブルされていると仮定します。Receiver Equalization をイネーブルしている場合、イコライゼーション・レベルによってはレシーバ回路はより低い小アイ開口部を許容することが可能です。

(43) tLTR は、リセット終了後の入力基準クロック周波数に固定するためにレシーバ CDR が必要とする時間です。

(44) tLTD は、rx_is_lockedtodata信号が High になった後、有効なデータの回復を開始するためにレシーバ CDR が必要とする時間です。

(45) tLTD_manual は、CDR がマニュアル・モードで動作している場合、rx_is_lockedtodata信号が High になった後、有効なデータの回復を開始するためにレシーバ CDR が必要とする時間です。

(46) tLTR_LTD_manual は、CDR がマニュアル・モードで動作している場合、rx_is_lockedtoref信号が High になった後、レシーバ CDR がロック状態でなければならない時間です。



31




Min Typ Max

ラン・レングス — — — 200 UI

CDR PPM 許容値PCIe-only -300 — 300 PPM

他のすべてのプロトコル -1000 — 1000 PPM

プログラマブル DC ゲイン

DC ゲイン設定 = 0 — -10 — dB

DC ゲイン設定 = 1 — -6.5 — dB

DC ゲイン設定 = 2 — -3 — dB

DC ゲイン設定 = 3 — 0.5 — dB

DC ゲイン設定 = 4 — 4 — dB

表 34. トランスミッタの仕様—暫定値



Min Typ Max

サポートされる I/O 規格 — 高速差動 I/O (47) —

差動 On-Chip Termination抵抗

85-Ω 設定 — 85 ± 20% — Ω

100-Ω 設定 — 100 ± 20% — Ω

120-Ω 設定 — 120 ± 20% — Ω

150-Ω 設定 — 150 ± 20% — Ω

VOCM（AC 結合）

VCCT = 0.95 V — 450 — mV

VCCT = 1.03 V — 500 — mV

VCCT = 1.12 V — 550 — mV

VOCM（DC 結合）VCCT = 0.95 V — 450 — mV

VCCT = 1.03 V — 500 — mV

continued...

(47) 高速差動 I/O は、Arria 10 トランシーバのトランスミッタの専用 I/O 規格です。



32




Min Typ Max

VCCT = 1.12 V — 550 — mV

立ち上がり時間 (48) 20%～80% 20 — 130 ps

立ち下がり時間(48) 80%～20% 20 — 130 ps

差動イントラ・ペア・スキュー (49)

TX VCM = 0.5 V および 15psのスルー・レート

— — 15 ps

表 35. 典型的なトランスミッタ VOD 設定—暫定値

シンボル VOD 設定 VOD/VCCT 比率

VOD 差動値 = VOD/VCCT 比率 x VCCT

31 1.00

30 0.97

29 0.93

28 0.90

27 0.87

26 0.83

25 0.80

24 0.77

23 0.73

22 0.70

21 0.67

20 0.63

continued...

(48) Quartus Prime ソフトウェアはコンフィギュレーションされたデータ・レートあるいは機能モードに応じて適切なスルー・レートを自動で選択します。

(49) QPI モードでは、VCM < 0.17 V であれば、入力 Vid は 100mV 以上である必要があります。VCM > 0.17 V であれば、入力 Vid は 70 mV 以上である必要があります。



33


シンボル VOD 設定 VOD/VCCT 比率

19 0.60

18 0.57

17 0.53

16 0.50

15 0.47

14 0.43

13 0.40

12 0.37

1.2.2. コア性能仕様

1.2.2.1. クロック・ツリー仕様

表 36. Arria 10 デバイスのクロック・ツリー仕様—暫定値

パラメータ性能単位

–E1L、–E1M (50)、–E1S、–I1L、–I1M (50) 、–I1S

–E2L、–E2S、–I2L、–I2S –E1M (51)、–I1M (51)、–E3S、–I3S

Global clock、regional clock、および small peripheryclock

644 644 644 MHz

Large periphery clock 525 525 525 MHz

(50) 公称電圧 0.90 V で VCC および VCCP を電力供給する場合の値です。

(51) 0.83 V のより低い電圧で VCC and VCCP を電力供給する場合の値です。



34


1.2.2.2. PLL 仕様

1.2.2.2.1. フラクショナル PLL の仕様

表 37. Arria 10 デバイスのフラクショナル PLL の仕様—暫定値

シンボルパラメータ条件 Min Typ Max 単位

fIN 入力クロック周波数 — 30 — 800 MHz

fINPFD 位相周波数検出器（PFD）への入力クロック周波数 — 30 — 700 MHz

fVCO PLL 電圧制御オシレータ（VCO）の動作範囲 — 3.5 — 7.05 GHz

tEINDUTY 入力クロックのデューティ・サイクル — 45 — 55 %

fOUT 内部グローバル・クロックまたはリージョナル・クロックの出力周波数

— — — 644 MHz

fDYCONFIGCLK reconfig_clkへのダイナミック・コンフィギュレーション・クロック

— — — 100 MHz

tLOCK デバイス・コンフィギュレーション終了あるいはpll_powerdownのディアサートからロックに必要な時間

— — — 1 ms

tDLOCK 動的にロックする際に必要な時間（任意の非ポストスケール・カウンタ/遅延の切り換えまたはリコンフィギュレーション後）

— — — 1 ms

fCLBW PLL のクローズド・ループ帯域幅 — — TBD — MHz

tPLL_PSERR PLL 位相シフトの精度 — — — ±50 ps

tARESET pll_powerdown信号の小パルス幅 — 10 — — ns

tINCCJ (53) (54) 入力クロックのサイクル間ジッタ FREF ≥ 100 MHz — — TBD UI (p-p)

continued...

(52) この仕様は、I/O の大周波数のために Quartus Prime ソフトウェアに使用が限られています。I/O の大周波数は、それぞれの I/O 規格によって異なります。

(53) 高い入力ジッタは、PLL 出力ジッタに直接影響します。PLL 出力ジッタを低く抑えるには、< 120 ps より低いジッタを持つクリーンなクロック・ソースを提供する必要があります。



35



FREF < 100 MHz — — TBD ps (p-p)

tFOUTPJ (55) fractional モードのクロック出力への周期ジッタ FOUT ≥ 100 MHz — — TBD ps (p-p)

FOUT < 100 MHz — — TBD mUI (p-p)

tFOUTCCJ (55) fractional モードのクロック出力への Cycle-to-cycle ジッタ

FOUT ≥ 100 MHz — — TBD ps (p-p)


tOUTPJ (55) integer モードのクロック出力への周期ジッタ FOUT ≥ 100 MHz — — TBD ps (p-p)


tOUTCCJ (55) integer モードのクロック出力への Cycle-to-cycleジッタ



dKBIT デルタ・シグマ変調器（DSM）のビット数 — — 32 — bit

関連情報メモリ出力クロック・ジッタの仕様 (53 ページ)

外部メモリ・インタフェース・クロック出力ジッタの仕様に関する情報へのリンクです。

(54) N = 1 の場合、FREF が fIN/N という仕様が適用されます。

(55) 外部メモリ・インタフェース・クロック出力ジッタ仕様では、別の測定手法が用いられますが、これは Arria 10 デバイス・テーブルのメモリ出力・クロック・ジッタ仕様で確認することができます。



36


1.2.2.2.2. I/O PLL の仕様

表 38. Arria 10 デバイスの I/O PLL の仕様—暫定値


fIN 入力クロック周波数 -1 スピード・グレード 10 — 800 (56) MHz

-2 スピード・グレード 10 — 700 (56) MHz

-3 スピード・グレード 10 — 650 (56) MHz

fINPFD PFD への入力クロック周波数 — 10 — 325 MHz

fVCO PLL VCO の動作範囲 -1 スピード・グレード 600 — 1600 MHz

-2 スピード・グレード 600 — 1434 MHz

-3 スピード・グレード 600 — 1250 MHz

fCLBW PLL のクローズド・ループ帯域幅 — 0.1 — 8 MHz

tEINDUTY 入力クロックあるいは外部フィードバック・クロック入力のデューティ・サイクル

— 40 — 60 %

fOUT 内部グローバル・クロックまたはリージョナル・クロックの出力周波数（C counter）

-1、-2、-3 スピード・グレード

— — 644 MHz

fOUT_EXT 外部クロック出力の出力周波数 -1 スピード・グレード — — 800 MHz

-2 スピード・グレード — — 720 MHz

-3 スピード・グレード — — 650 MHz

tOUTDUTY 専用外部クロック出力のデューティ・サイクル（50%に設定した場合）

— 45 50 55 %

tFCOMP 外部フィードバック・クロック補償時間 — — — 10 ns

fDYCONFIGCLK mgmt_clkと scanclkのダイナミック・コンフィギュレーション・クロック

— — — 100 MHz

continued...

(56) この仕様は、I/O の大周波数のために Quartus Prime ソフトウェアに使用が限られています。I/O の大周波数は、それぞれの I/O 規格によって異なります。



37



tLOCK デバイス・コンフィギュレーション終了あるいはaresetのディアサートからロックに必要な時間

— — — 1 ms

tDLOCK 動的にロックする際に必要な時間（任意の非ポストスケール・カウンタ/遅延の切り換えまたはリコンフィギュレーション後）

— — — 1 ms

tPLL_PSERR PLL 位相シフトの精度 — — — ±50 ps

tARESET areset信号の小パルス幅 — 10 — — ns

tINCCJ (57) (58) 入力クロックのサイクル間ジッタ FREF ≥ 100 MHz — — TBD UI (p-p)

FREF < 100 MHz — — TBD ps (p-p)

tOUTPJ_DC 専用クロック出力の周期ジッタ FOUT ≥ 100 MHz — — TBD ps (p-p)


tOUTCCJ_DC Cycle-to-cycle jitter for dedicated clock output FOUT ≥ 100 MHz — — TBD ps (p-p)


tOUTPJ_IO (59) 通常の I/O クロック出力の周期ジッタ FOUT ≥ 100 MHz — — TBD ps (p-p)


tOUTCCJ_IO (59) 通常の I/O クロック出力のサイクル間ジッタ FOUT ≥ 100 MHz — — TBD ps (p-p)


tCASC_OUTPJ_DC カスケード化された PLL 内の専用クロック出力の周期ジッタ



(57) 高い入力ジッタは、PLL 出力ジッタに直接影響します。PLL 出力ジッタを低く抑えるには、< 120 ps より低いジッタを持つクリーンなクロック・ソースを提供する必要があります。

(58) N = 1 の場合、FREF が fIN/N という仕様が適用されます。

(59) 外部メモリ・インタフェース・クロック出力ジッタ仕様では、別の測定手法が用いられますが、これは Arria 10 デバイス・テーブルのメモリ出力・クロック・ジッタ仕様で確認することができます。



38


関連情報メモリ出力クロック・ジッタの仕様 (53 ページ)

外部メモリ・インタフェース・クロック出力ジッタの仕様に関する情報へのリンクです。

1.2.2.3. DSP ブロック仕様

表 39. Arria 10 デバイスの DSP ブロック性能（0.9 V 標準値の VCC および VCCP）—暫定値

モード性能単位

–E1L、–E1M (60)、–E1S

–I1L、–I1M (60)、–I1S

–E2L、–E2S、–E2V

–I2L、–I2S、–I2V

–E1M (61)、–E3S、–E3V

–I1M (61)、–I3S、–I3V

Fixed-point 18 × 19 multiplication モード 548 528 456 438 364 346 MHz

Fixed-point 27 × 27 multiplication モード 541 522 450 434 358 344 MHz

Fixed-point 18 × 18 multiplier adder モード 548 529 459 440 370 351 MHz

Fixed-point 18 × 18 multiplier adder summed with36-bit input モード

539 517 444 422 349 326 MHz

Fixed-point 18 × 19 systolic モード 548 529 459 440 370 351 MHz

Complex 18 × 19 multiplication モード 548 528 456 438 364 346 MHz

Floating point multiplication モード 548 527 447 427 347 326 MHz

Floating point adder or substract モード 488 471 388 369 288 266 MHz

Floating point multiplier adder/substract モード 483 465 386 368 290 270 MHz

Floating point multiplier accumulate モード 510 490 418 393 326 294 MHz

Floating point vector one モード 502 482 404 382 306 282 MHz

Floating point vector two モード 474 455 383 367 293 278 MHz


(61) 0.83 V のより低い電圧で VCC および VCCP を電力供給する場合の値です。



39


表 40. Arria 10 デバイスの DSP ブロック性能（0.95 V 標準値での VCC および VCCP）—暫定値

モード性能単位

–I1L、–I1M (60)、–I1S –I2L, –I2S

Fixed-point 18 × 19 multiplication モード 635 517 MHz

Fixed-point 27 × 27 multiplication モード 633 517 MHz

Fixed-point 18 × 18 multiplier adder モード 635 516 MHz

Fixed-point 18 × 18 multiplier adder summed with 36-bit input モード 631 509 MHz

Fixed-point 18 × 19 systolic モード 635 516 MHz

Complex 18 × 19 multiplication モード 635 517 MHz

Floating point multiplication モード 635 501 MHz

Floating point adder/substract モード 564 468 MHz

Floating point multiplier adder/substract モード 564 475 MHz

Floating point multiplier accumulate モード 581 482 MHz

Floating point vector one モード 574 471 MHz

Floating point vector two モード 550 450 MHz

1.2.2.4. メモリ・ブロックの仕様

メモリ・ブロックの高の性能を達成するには、オンチップ PLL から配線されているグローバル・クロックを通過するメモリ・ブロック・クロックを使用し、出力デューティ・サイクルを 50%に設定します。メモリ・ブロックのクロッキング方式のタイミングのレポートには、 Quartus Prime ソフトウェアを使用します。

CRC（Cyclical Redundancy Check）機能を使用する場合、fMAX に劣化は発生しません。



40


表 41. Arria 10 デバイスのメモリ・ブロック性能（0.9 V 標準値の VCC および VCCP）—暫定値

メモリモード性能

–E1L、

–E1M (62)、–E1S

–I1L、

–I1M (62) 、–I1S

–E2L、–E2S、–E2V

–I2L、–I2S、–I2V

–E3S、–E1M (63)、–E3V–

–I1M (63) 、–I3S、–I3V

単位

MLAB Single port, all supported widths (×16/×32)

700 660 570 570 490 490 MHz

Simple dual-port, all supported widths(×16/×32)

700 660 570 570 490 490 MHz

Simple dual-port with the read-during-write option set to Old Data, allsupported widths

460 450 400 400 330 330 MHz

ROM, all supported width (×16/×32) 700 660 570 570 490 490 MHz

M20K Block Single-port, all supported widths 730 690 625 625 530 510 MHz

Simple dual-port, all supported widths 730 690 625 625 530 510 MHz

Simple dual-port with the read-during-write option set to Old Data, allsupported widths

550 520 470 470 410 410 MHz

Simple dual-port with ECC enabled,512 × 32

470 450 410 410 360 360 MHz

Simple dual-port with ECC and optionalpipeline registers enabled, 512 × 32

620 590 520 520 470 470 MHz

True dual port, all supported widths 730 690 600 600 480 510 MHz

ROM, all supported widths 730 690 680 680 570 510 MHz


(63) 0.83 V のより低い電圧で VCC および VCCP を電力供給する場合の値です。



41


表 42. Arria 10 デバイスのメモリ・ブロック性能（0.95 V 標準値の VCC および VCCP）—暫定値

メモリモード性能

–I1L、–I1M (62)、–I1S –I2L, –I2S 単位

MLAB Single port, all supported widths (×16/×32) 706 610 MHz

Simple dual-port, all supported widths (×16/×32) 706 610 MHz

Simple dual-port with read and write at the same address 482 428 MHz

ROM, all supported width (×16/×32) 706 610 MHz

M20K Block Single-port, all supported widths 735 670 MHz

Simple dual-port, all supported widths 735 670 MHz

Simple dual-port with the read-during-write option set to OldData, all supported widths

555 500 MHz

Simple dual-port with ECC enabled, 512 × 32 480 440 MHz

Simple dual-port with ECC and optional pipeline registers enabled,512 × 32

630 555 MHz

True dual port, all supported widths 735 640 MHz

ROM, all supported widths 735 670 MHz

1.2.2.5. 温度検知ダイオード仕様

1.2.2.5.1. 内部温度検知ダイオードの仕様

表 43. Arria 10 デバイスの内部温度検知ダイオードの仕様—暫定値

温度範囲精度オフセット・キャリブレーション・オプションの有無

サンプル・レート変換時間分解能

–40～717 MHz ±5 °C No 1 MHz < 5 ms 10 ビット

関連情報Transfer Function for Internal TSD

内部 TSD の伝達関数についてのリンクです。



42

https://www.intel.co.jp/content/www/ja/jp/programmable/documentation/sam1403483633377.html#wtw1407486022104


1.2.2.5.2. 外部温度検知ダイオードの仕様

表 44. Arria 10 デバイスの外部温度検知ダイオードの仕様—暫定値• 標準値は 25°C です。

• 注入電流を低くすることでダイオードの精度が改善されます。

• 絶対的精度は、サードパーティの外部ダイオード ADC およびインテグレーションの仕様により異なります。

説明 Min Typ Max 単位

Ibias、ダイオード・ソース電流 10 — 100 μA

Vbias、ダイオードを交差する電圧 0.3 — 0.9 V

直列抵抗値 — — < 1 Ω

ダイオードの理想的な係数 — 1.03 — —

1.2.2.6. 内部電圧センサの仕様

表 45. Arria 10 デバイスの内部電圧センサ—暫定値

パラメータ Min Typical Max 単位

Resolution — — 8 ビット

Sampling rate — — 500 Ksps

Differential non-linearity (DNL) — — ±1 LSB

Integral non-linearity (INL) — — ±1 LSB

Gain error — — ±1 %

Offset error — — ±1 LSB

Input capacitance — 20 — pF

Clock frequency — — 11 MHz

Unipolar Input モード Input signal range for Vsigp 0 — 1.5 V

Common mode voltage on Vsign 0 — 0.25 V

Input signal range for Vsigp – Vsign 0 — 1.25 V



43


1.2.3. ペリフェラル性能の仕様

このセクションはペリフェラル性能、高速 I/O および外部メモリ・インタフェースについて説明します。

実際に達成可能な周波数は、デザインやシステム固有の要因により異なります。システムで達成可能な大周波数を決定するには、デザインの適切なタイミング収束を確認し、使用しているデザインとシステム設定に基づく HSPICE/IBIS シミュレーションを実行する必要があります。

1.2.3.1. 高速 I/O 規格

表 46. Arria 10 デバイスの高速 I/O—暫定値

シリアライザ/デシリアライザ（SERDES）係数 J = 3 から 10 である場合、SERDES ブロックを使用します。

LVDS アプリケーションに対しては、整数 PLL モードで PLL を使用する必要があります。

レシーバでリンク・タイミング・クロージャ分析を実行し、残りのタイミング・マージンを算出する必要があります。残りのタイミング・マージンを決定する際は、ボード・スキュー・マージン、トランスミッタのチャネル-チャネル間のスキュー、およびレシーバ・サンプリング・マージンを考慮する必要があります。

シンボル条件 –E1L、–E1M (64)、–E1S、–I1L、–I1M (64) 、–I1S


単位


fHSCLK_in （入力クロック周波数）真の差動 I/O 規格クロック・ブースト係数W = 1 から 40 (66)

10 — 800 10 — 700 10 — 625 MHz

fHSCLK_in （入力クロック周波数）シングル・エンド I/O規格

クロック・ブースト係数Ｗ＝ 1～40 (66)

10 — 625 10 — 625 10 — 525 MHz

fHSCLK_OUT（出力クロック周波数） — — — 800 (67) — — 700 (67) — — 625 (67) MHz

トランスミッタ真の差動 I/O 規格 - fHSDR（データ・レート） (68)

SERDES 係数 J = 4～10 (69) (71) (70)

(71) — 1600 (72) (71) — 1434 (72) (71) — 1250(72) Mbps

continued...



(66) クロック・ブースト係数（W）は、入力データ・レートと入力クロック・レート間の比率です。

(67) この値は、PHY クロック・ネットワークを使用することで達成可能です。



44




単位


SERDES 係数J = 3 (69) (71) (70)

(71) — (72) (71) — (72) (71) — (72) Mbps

SERDES 係数 J = 2、DDR レジスタ使用

(71) — 333 (73) (71) — 275 (73) (71) — 250 (73) Mbps


(71) — 333 (73) (71) — 275 (73) (71) — 250 (73) Mbps

tx Jitter - 真の差動 I/O 規格データ・レートへの全ジッタ、600 Mbps～

1.6 Gbps

— — 160 — — 200 — — 250 ps

データ・レートへの全ジッタ、< 600 Mbps

— — 0.1 — — 0.12 — — 0.15 UI

continued...



(68) PCB トレース長を持つパッケージ・スキュー保証を必要とします。

(69) Fmax の仕様は、シリアル・データに使用される高速クロックに基づきます。また、インタフェース Fmax も、デザインによって異なるパラレル・クロック・ドメインに基づき、タイミング解析を必要とします。

(70) VCC および VCCP は統合化された電力層上に存在し、チップ-チップ間インタフェースに対しての大ロードは 5 pF である必要があります。

(71) 小値は、使用する（PLL およびクロック・ピンなどの）クロック・ソースや（グローバル、リージョナル、ローカルといった）クロック配線リソースによって異なります。I/O 差動バッファおよびシリアライザに関しては、小トグル・レートは存在しません。

(72) シリコン特性評価待ちです。

(73) デザインのタイミングをクローズし、かつシグナル・インテグリティがインタフェース要件を満たしている場合、理想的な大データ・レートは、SERDES 要件（J）xPLL の大出力周波数（fOUT）となります。



45




単位


tDUTY (74) 差動 I/O 規格の TX 出力クロック・デューティ・

サイクル

45 50 55 45 50 55 45 50 55 %

tRISE & & tFALL (70) (75) 真の差動 I/O 規格 — — 160 — — 180 — — 200 ps

TCCS (74) (68) 真の差動 I/O 規格 — — 150 — — 150 — — 150 ps

レシーバ真の差動 I/O 規格 -fHSDRDPA（データ・レート）

SERDES 係数J = 4～10 (69) (71) (70)

— — 1600 — — 1434 — — 1250 Mbps

SERDES 係数J = 3 (69) (71) (70)

— — (72) — — (72) — — (72) Mbps

fHSDR（データ・レート）（DPA無）(68)

SERDES 係数 J = 3～10

(71) — (76) (71) — (76) (71) — (76) Mbps


(71) — (73) (71) — (73) (71) — (73) Mbps


(71) — (73) (71) — (73) (71) — (73) Mbps

DPA（FIFO モード） DPA ラン・レングス — — — 10000 — — 10000 — — 10000 UI

DPA（ソフト CDR モード）

DPA ラン・レングス SGMII/GbE プロトコル

— — 5 — — 5 — — 5 UI

continued...



(74) DIVCLK = 1 に対しては適用不可です。

(75) これは、デフォルトのプリエンファシス設定および VOD 設定にのみ適用されます。

(76) リンクのタイミング・クロージャ解析を実行することで、非 DPA モードにおいて達成可能な大データ・レートを見積もることができます。考慮する必要があります。サポートされる大のデータ・レートを決定するために、ボード・スキュー・マージン、トランスミッタ遅延マージン、およびレシーバ・サンプリング・マージンを考慮する必要があります。



46




単位


他のすべてのプロトコル — — 208 UI につき 50 データ

遷移

— — 208 UI につき 50 データ

遷移

— — 208 UI につき 50 データ

遷移

—

ソフト CDR モードソフト CDR ppm 許容値 — — — 300 — — 300 — — 300 ± ppm

非 DPA モードサンプリング・ウィンドウ — — — 300 — — 300 — — 300 ps

1.2.3.2. DPA ロック時間の仕様

図 -2: DPA PLL キャリブレーションがイネーブルされた DPA ロック時間の仕様

rx_dpa_locked

rx_resetDPA Lock Time

256 data transitions

96 core clock cycles



96 core clock cycles

表 47. Arria 10 の DPA ロック時間の仕様—暫定値この仕様は、コマーシャルと工業用温度の両方のグレードに適用可能です。DPA ロック時間は、1 つのチャネルに対してのものです。1 つのデータ遷移は、0-to-1 または 1-to-0 遷移として定義されます。

スタンダードトレーニング・パターントレーニング・パターン 1 回に発生するデータ遷移数

256 データ遷移ごとの反復数 (77) 最大データ遷移

SPI-4 00000000001111111111 2 128 640

Parallel Rapid I/O 00001111 2 128 640

continued...



(77) トレーニング・パターンが 256 のデータ変遷を達成するために必要となる反復数です。



47


スタンダードトレーニング・パターントレーニング・パターン 1 回に発生するデータ遷移数

256 データ遷移ごとの反復数 (77) 最大データ遷移

10010000 4 64 640

その他 10101010 8 32 640

01010101 8 32 640

1.2.3.3. LVDS ソフト CDR/DPA 正弦ジッタ許容値の仕様

図 -3: データ・レートが 1.6Gbps と等しい場合の LVDS ソフト CDR/DPA 正弦ジッタ許容値の仕様LVDS Soft-CDR/DPA Sinusoidal Jitter Tolerance Specification

F1 F2 F3 F4

Jitter Frequency (Hz)

Jitte

r Am

phlit

ude (

UI)

0.1

0.35

8.5

25

(77) トレーニング・パターンが 256 のデータ変遷を達成するために必要となる反復数です。



48


表 48. データ・レートが 1.6Gbps と等しい場合の LVDS ソフト CDR/DPA 正弦ジッタ・マスク値

ジッタ周波数（Hz）正弦ジッタ（UI）

F1 10,000 25.00

F2 17,565 25.00

F3 1,493,000 0.35

F4 50,000,000 0.35

図 -4: データ・レートが 1.6Gbps より低い場合の LVDS ソフト CDR/DPA 正弦ジッタ許容値の仕様

0.1 UIP-P

baud/1667 20 MHzFrequency

Sinusoidal Jitter Amplitude

20db/dec



49


1.2.3.4. ハード・メモリ・コントローラでサポートされるメモリ規格

表 49. Arria 10 デバイスのハード・メモリ・コントローラがサポートするメモリ規格—暫定値この表は、ハード・メモリ・コントローラの総体的な性能を示しています。具体的な詳細については、外部メモリ・インタフェース・スペック・エスティメーターを参照してください。

メモリ規格レート・サポート Speed Grade ピンポン PHY サポートの有無

最大周波数（MHz）

LVDS I/O バンク 3 V I/O バンク

DDR4 SDRAM クオーター・レート -1 有 1,067 —

— 1,333 —

-2 有 933 —

— 1,067 —

-3 有 800 —

— 933 —

DDR3 SDRAM ハーフ・レート -1 有 467 467

— 533 533

-2 有 467 450

— 533 450

-3 有 400 333

— 533 333

クオーター・レート -1 有 933 533

— 1,067 533

-2 有 933 450

— 1,067 450

-3 有 800 333

— 933 333

DDR3L SDRAM ハーフ・レート -1 有 467 467

— 533 533

continued...



50


メモリ規格レート・サポート Speed Grade ピンポン PHY サポートの有無

最大周波数（MHz）


-2 有 467 450

— 533 450

-3 有 400 333

— 533 333

クオーター・レート -1 有 933 533

— 1,067 533

-2 有 833 450

— 1,067 450

-3 有 800 333

— 933 333

LPDDR3 SDRAM ハーフ・レート -1 — 400 400

-2 — 400 400

-3 — 333 333

クオーター・レート -1 — 800 533

-2 — 800 450

-3 — 667 333

関連情報外部メモリ・インタフェース・スペック・エスティメーター

サポートされるメモリ規格に関する詳細な情報へのリンクです。



51

http://wl.altera.com/technology/memory/estimator/SupportSelector.html#


1.2.3.5. ソフト・メモリ・コントローラでサポートされるメモリ規格

表 50. Arria 10 デバイスのソフト・メモリ・コントローラがサポートするメモリ規格—暫定値この表は、ソフト・メモリ・コントローラの総体的な性能を示しています。具体的な詳細については、外部メモリ・インタフェース・スペック・エスティメーターを参照してください。

メモリ規格レート・サポート Speed Grade 最大周波数（MHz）


RLDRAM 3 クオーター・レート -1 1,200 533

-2 1,066 450

-3 933 333

QDR IV SRAM クオーター・レート -1 1,066 533

-2 1,066 450

-3 933 333

QDR II/II+/II+ Xtreme SRAM フル・レート -1 333 333

-2 333 333

-3 333 333

ハーフ・レート -1 633 533

-2 550 450

-3 500 333

関連情報外部メモリ・インタフェース・スペック・エスティメーター

サポートされるメモリ規格に関する詳細な情報へのリンクです。

(78) Arria 10 デバイスは、ハード PHY とソフトメモリー・コントローラーを使用する外部メモリーインターフェイスをサポートしています。



52

http://wl.altera.com/technology/memory/estimator/SupportSelector.html#


1.2.3.6. DLL 周波数範囲の仕様

表 51. Arria 10 デバイスの DLL 周波数範囲—暫定値Arria 10 デバイスは 667 MHz より低いメモリ・インタフェース周波数をサポートしますが、DLL を供給するリファレンス・クロックは 667 MHz 以上の周波数である必要があります。667 MHzより低いインタフェースをサポートする場合、DLL を供給するリファレンス・クロックの個数を増加し、周波数がサポート範囲内に収まることを確認します。

パラメータ性能（全スピード・グレード）単位

DLL 動作周波数範囲 667 – 1333 MHz

1.2.3.7. DQS ロジック・ブロックの仕様

表 52. Arria 10 デバイスの DLL 遅延クロック（tDQS_PSERR）の DQS 位相シフト・エラーの仕様この誤差仕様は、絶対大および小誤差です。

シンボル性能（全スピード・グレード）単位

tDQS_PSERR 5 ps

1.2.3.8. メモリ出力クロック・ジッタの仕様

表 53. Arria 10 デバイスのメモリ出力クロック・ジッタの仕様—暫定値

このクロック・ジッタの仕様は、インテジャー PLL によってクロックされるメモリ出力クロック・ピン、差動信号スプリッタを使用して生成されたピン、PHY クロック・ネットワークにルーティングされた PLL 出力によってクロックされるダブル・データ I/O 回路に適用されます。アルテラでは、ジッタ性能を改善するには PHY クロック・ネットワークの使用を推奨しています。

メモリ出力クロック・ジッタは、10 ps のピーク・ツー・ピーク・ジッタの入力ジッタがビット・エラー・レート（BER）10–12 を使用して適用される場合に適用可能で、14 シグマに相当します。

パラメータ Clock Network シンボル –E1L、–E1M (79)、–E1S、–I1L、–I1M (79) 、–I1S


単位

Min Max Min Max Min Max

PHY クロッククロック周期ジッタ tJIT(per) 58 58 58 58 58 58 ps

サイクル間周期ジッタ tJIT(cc) 58 58 58 58 58 58 ps

デューティ・サイクル・ジッタ tJIT(duty) 58 58 58 58 58 58 ps





53


1.2.3.9. OCT キャリブレーション・ブロック仕様

表 54. Arria 10 デバイスの OCT キャリブレーション—暫定値

シンボル説明 Min Typ Max 単位

OCTUSRCLK OCT キャリブレーション・ブロックで必要なクロック — — 20 MHz

TOCTCAL RSOCT /RT OCT キャリブレーションで必要な OCTUSRCLK クロック・サイクル数 TK_SLEEP(2000);

— — サイクル

TOCTSHIFT OCT コードのシフト・アウトに必要な OCTUSRCLK クロック・サイクル数 — 32 — サイクル

TRS_RT RS OCT と RTOCT とを動的に切り替える場合に、双方向の I/O バッファにおいてdyn_term_ctrlと oe信号間で必要となる時間

— 2.5 — ns

図 -5: oe 信号と dyn_term_ctrl 信号のタイミング図

TX RXRX

oe

dyn_term_ctrl

TRS_RTTRS_RT

Tristate Tristate

1.2.4. HPS の仕様

このセクションでは、 Arria 10 デバイスの HPS 仕様とタイミングを説明します。これらの仕様は暫定値です。



54


1.2.4.1. HPS リセット入力の要件

表 55. Arria 10 デバイスの HPS リセット入力要件—暫定値

説明 Min Max 単位

HPS コールド・リセットのパルス幅 600 — ns

HPS ウォーム・リセットのパルス幅 600 — ns

BSEL サンプリングへのコールド・リセット・ディアサート、osc1 クロック使用 — 1000 osc1 clocks

BSEL サンプリングへのコールド・リセット・ディアサート、セキュア・クロック使用、RAM クリア無 — 100 μs

BSEL サンプリングへのコールド・リセット・ディアサート、セキュア・クロック使用、RAM クリア有 — 50 ms

1.2.4.2. HPS クロックの性能

表 56. Arria 10 デバイスの HPS クロック性能—暫定値

シンボル/説明 -3 スピード・グレード -2 スピード・グレード -1 スピード・グレード単位

mpu_base_clk 800 1200 1500 MHz

noc_base_clk 400 400 500 MHz

h2f_user0_clk 400 400 400 MHz

h2f_user1_clk 400 400 400 MHz

hmc_free_clk 433 533 533 MHz

1.2.4.3. HPS PLL の仕様

1.2.4.3.1. HPS PLL 入力の要件

表 57. Arria 10 デバイスの HPS PLL 入力の要件—暫定値

説明 Min Typ Max 単位

クロック入力範囲 10 — 50 MHz

クロック入力ジッタの許容数 — — 2 %

クロック入力デューティ・サイクル 45 50 55 %



55


1.2.4.3.2. HPS PLL の性能

表 58. Arria 10 デバイスの HPS PLL の性能—暫定値

説明 -3 スピード・グレード -2 スピード・グレード -1 スピード・グレード単位

Min Max Min Max Min Max

HPS PLL VCO 出力 320 1600 320 2400 320 3000 MHz

1.2.4.3.3. HPS PLL 出力の仕様

大 HPS PLL ロック時間は、全スピード・グレードにおいて 10 μs です。

1.2.4.4. Quad SPI フラッシュのタイミング特性

表 59. Arria 10 デバイスの Quad シリアル・ペリフェラル・インタフェース（SPI）フラッシュ・タイミングの要件—暫定値入力パラメータは特性評価待ちです。 Arria 10 HPS ブート・ローダーは入力タイミングを自動でキャリブレーションすることに注意してください。


Tqspi_clk QSPI_CLK クロック周期（内部リファレンス・クロック） 2.5 — — ns

Tclk SCLK_OUT クロック周期（外部クロック） 10 — — ns

Tdutycycle SCLK_OUT デューティ・サイクル 45 50 55 %

Tdssfrst (81) アサートされる QSPI_SS から初の SCLK_OUT エッジ 0.5 — 3 ns

Tdsslst (81) 後の SCLK_OUT エッジからディアサートされる SPI_SS -2 — 0.5 ns

Tdo QSPI_DATA 出力遅延 1 — 3 ns

Tdin_start 有効入力データは立ち下がりクロック・エッジから開始されます。 — — [(2 + Rdelay) ×Tqspi_clk] – 4

ns

Tdin_end 有効入力データは立ち下がりクロック・エッジから完了されます。 [(2 + Rdelay) ×Tqspi_clk] + 2.2

— — ns

Tdssb2b (82) 2 つの連続した転送間におけるスレーブ・セレクトの小遅延のディアサートです。

1 — — SCLK_OUT

(81) Quad SPI モジュールの遅延レジスタを使用して、この遅延を増加することが可能です。



56


図 -6: Quad SPI フラッシュ・シリアル出力のタイミング図

QSPI_SS

SCLK_OUT

QSPI_DATA OUT0 OUT1 OUTn

TdsslstTdssfrst

Tdio (max)

Tdio (min)

図 -7: Quad SPI フラッシュ・シリアル入力のタイミング図

QSPI_SS

SCLK_OUT

QSPI_DATA IN0 IN1 INn

Tdin_start

Tdin_end

1.2.4.5. SPI タイミングの特性

表 60. Arria 10 デバイスの SPI マスタのタイミング要件—暫定値入力遅延のタイミングは、rx_sample_dlyレジスタを使用して調整することが可能です。


Tclk SPI_CLK クロック周期 16.67 — — ns

Tdutycycle SPI_CLK デューティ・サイクル 45 50 55 %

Tdssfrst (83) 初の SPI_CLK エッジにアサートされる SPI_SS 1.5 — 3.5 ns

continued...

(82) この遅延は、Quad SPI モードの遅延レジスタを使用し、全 QSPI_CLK インクリメントでプログラムが可能です。



57



Tdsslst (83) 後の SPI_CLK エッジからディアサートされる SPI_SS -0.6 — 1.4 ns

Tdio Master-out slave-in（MOSI）出力遅延 1 — 4 ns

Tsu (84) SPI_CLK キャプチャ・エッジに関する入力セットアップです。 2 — — ns

Th (84) SPI_CLK キャプチャ・エッジに関する入力ホールドです。 0 — — ns

Tdssb2b 2 つの連続した転送間におけるスレーブ・セレクトの小遅延のディアサートです（フレーム）。

1 — — SPI_CLK

図 -8: SPI マスタ出力のタイミング図

SPI_SS

SPI_CLK

SPI_MISO

OUT0 OUT1 OUTnSPI_MOSI

Tdsslst (max)

Tdssfrst (max)

Tdio (max)

Tdio (min)

Tdssfrst (min)

Tdsslst (min)

(83) SPI_SS のビヘイビアは、Motorola SPI、TI SSP、あるいは Microwire 動作モードによって異なります。

(84) キャプチャ・エッジは動作モードによって異なります。Motorola SPI の場合、キャプチャ・エッジは、scpolレジスタ・ビットによっては立ち上がりエッジあるいは立ち下がりエッジとなります。TI SSP であれば、キャプチャ・エッジは立ち下がりエッジとなり、Microwire であれば、キャプチャ・エッジは立ち上がりエッジとなります。



58


図 -9: SPI マスタ入力のタイミング図

SPI_SS

SPI_CLK

SPI_MISO IN0 IN1 INn

Tsu Th

SPI_MOSI

表 61. Arria 10 デバイスの SPI スレーブのタイミング要件—暫定値


Tclk SPI_CLK クロック周期 20 — — ns

Tdutycycle SPI_CLK デューティ・サイクル 45 50 55 %

Ts SPI スレーブ入力セットアップ時間 5 — — ns

Th SPI スレーブ入力ホールド時間 5 — — ns

Tssfsu 初のアクティブ SPI_CLK エッジ・セットアップにアサートされる SPI_SS (85) 5 — — ns

Tssfh 初のアクティブ SPI_CLK エッジ・ホールドにアサートされる SPI_SS(85) 5 — — ns

Tsslsu 後のアクティブ SPI_CLK エッジ・セットアップにディアサートされる SPI_SS(85) 5 — — ns

Tsslh 後のアクティブ SPI_CLK エッジ・ホールドにディアサートされる SPI_SS(85) 5 — — ns

Td Master-in slave-out（MISO）出力遅延 1 — 4 ns

(85) アクティブ・エッジは動作モードによって異なります。Motorola SPI の場合、アクティブ・エッジは、scpolレジスタ・ビットによっては立ち上がりエッジあるいは立ち下がりエッジとなります。TI SSP であれば、アクティブ・エッジは立ち下がりエッジとなり、Microwire であれば、アクティブ・エッジは立ち上がりエッジとなります。



59


図 -10: SPI スレーブ出力のタイミング図

SPI_SS

SPI_CLK

SPI_MISO OUT0 OUT1 OUTn

SPI_MOSI

Td (max)Td (min)

図 -11: SPI スレーブ入力のタイミング図

SPI_SS

SPI_CLK

SPI_MISO

IN0 IN1 INnSPI_MOSI

Tssfh

Ts

Tsslh Tssfsu

Th

Tsslsu



60


1.2.4.6. SD/MMC タイミングの特性

表 62. Arria 10 デバイスの Secure Digital（SD）/MultiMediaCard（MMC）のタイミング要件—暫定値これらのタイミングは、1.8 V および 3.3 V で動作する SD、MMC、および MMC カードに適用されます。


Tsdmmc_clk_out SDMMC_CLK_OUT クロック周期（Identification モード） — 2500 — ns

SDMMC_CLK_OUT クロック周期（Standard モード） — 40 — ns

SDMMC_CLK_OUT クロック周期（High speed SD モード） — 20 — ns

Tdutycycle SDMMC_CLK_OUT デューティ・サイクル 45 50 55 %

Tsu SDMMC_CMD/SDMMC_D[7:0]入力セットアップ (86) 4.0 — — ns

Th SDMMC_CMD/SDMMC_D[7:0]入力ホールド (87) 1.0 — — ns

Td SDMMC_CMD/SDMMC_D[7:0]出力遅延 (88) 8.5 — 11.5 ns

(86) これらの値は、smplsel = 0 と TSDMMC_CLK_OUT = 50 MHz（20 ns）を使用した) Boot ROM に実装された位相シフトの使用を想定しています。この等式では、4 – (TSDMMC_CLK_OUT × smpl_sel / 8) ns です。smplselフィールドは、System Manager モジュールの sdmmcレジスタ内に存在します。

(87) これらの値は、smplsel = 0 と TSDMMC_CLK_OUT = 50 MHz（20 ns）を使用した Boot ROM に実装された位相シフトの使用を想定しています。この等式では、1 + (TSDMMC_CLK_OUT × smpl_sel / 8) ns です。smplselフィールドは、System Manager モジュールの sdmmcレジスタ内に存在します。

(88) これらの値は、drvsel = 3 と TSDMMC_CLK_OUT = 50 MHz（20 ns）を使用した Boot ROM に実装された位相シフトの使用を想定しています。以下はその式です。• 小値：(TSDMMC_CLK_OUT × drv_sel / 8) + 1 ns• 大値：(TSDMMC_CLK_OUT × drv_sel / 8) + 4 nsdrvselフィールドは、System Manager モジュールの sdmmcレジスタ内に存在します。フラッシュ・デバイスのホールド時間を満たすための必要な遅延が提供されなくなるので、drvselは 0 に設定しないでください。



61


図 -12: SD/MMC のタイミング図

SDMMC_CLK_OUT

SDMMC_CMD and SDMMC_D (Out)TSU

Th

Td

Command/Data Out

SDMMC_CMD and SDMMC_D (In)

Command/Data In

1.2.4.7. USB ULPI タイミングの特性

表 63. Arria 10 デバイスの USB 2.0 Transceiver Macrocell Interface Plus（UTMI+）Low Pin インタフェースのタイミング要件—暫定値


Tclk USB_CLK クロック周期 — 16.667 — ns

Td クロックから USB_STP/USB_DATA[7:0]への出力遅延 1.5 — 8 ns

Tsu USB_DIR/USB_NXT/USB_DATA[7:0]のセットアップ時間 2 — — ns

Th USB_DIR/USB_NXT/USB_DATA[7:0]のホールド時間 1 — — ns

図 -13: USB ULPI のタイミング図

USB_CLK

USB_STP

USB_DATA[7:0]

TSU Th

Td

To PHY From PHY

USB_DIR and USB_NXT



62


1.2.4.8. イーサネット・メディア・アクセス・コントローラ（EMAC）のタイミング特性

表 64. Arria 10 デバイスの Reduced Gigabit Media Independent Interface（RGMII）TX のタイミング要件—暫定値


Tclk (1000Base-T) TX_CLK クロック周期 — 8 — ns



Tdutycycle TX_CLK デューティ・サイクル 45 50 55 %

Td TX_CLK から TXD/TX_CTL 出力データ遅延 -0.5 — 0.5 ns

図 -14: RGMII TX のタイミング図

Td

TX_CLK

TX_D[3:0]

TX_CTL

D0 D1

表 65. Arria 10 デバイスの RGMII RX のタイミング要件—暫定値


Tclk (1000Base-T) RX_CLK クロック周期 — 8 — ns



Tsu RX_D/RX_CTL セットアップ時間 1 — — ns

Th RX_D/RX_CTL ホールド時間 2.5 — — ns



63


図 -15: RGMII RX のタイミング図

RX_CLK

RX_D[3:0]

RX_CTL

TSU Th

D0 D1

表 66. Arria 10 デバイスの Reduced Media Independent Interface（RMII）クロックのタイミング要件—暫定値




Tdutycycle クロック・デューティ・サイクル、内部クロック・ソース 45 50 55 %

Tdutycycle クロック・デューティ・サイクル、外部クロック・ソース 35 50 65 %

表 67. Arria 10 デバイスの RMII TX のタイミング要件—暫定値


Td TX_CLK から TXD/TX_CTL 出力データ遅延 0.45 — 4 ns

表 68. Arria 10 デバイスの RMII RX のタイミング要件—暫定値


Tsu RX_D/RX_CTL セットアップ時間 1 — — ns

Th RX_D/RX_CTL ホールド時間 0.4 — — ns



64


表 69. Arria 10 デバイスの Management Data Input/Output（MDIO）のタイミング要件—暫定値


Tclk MDC クロック周期 — 400 — ns

Td MDIO 出力データ遅延への MDC 10.2 — 20 ns

Tsu MDIO データのセットアップ時間 10 — — ns

Th MDIO データのホールド時間 10 — — ns

図 -16: MDIO のタイミング図

MDC

MDIO_OUT

MDIO_IN

TSU Th

Td

Dout0 Dout1

Din0

1.2.4.9. I2C のタイミング特性

表 70. Arria 10 デバイスの I2C のタイミング要件—暫定値

シンボル説明 Standard モード Fast モード単位

Min Max Min Max

Tclk シリアル・クロック（SCL）クロック周期 10 — 2.5 — μs

tHIGH SCL の High 期間 4 — 0.6 — μs

tLOW SCL の Low 期間 4.7 — 1.3 — μs

tSU:DAT シリアル・データ・ライン（SDA）から SCL へのセットアップ時間 0.25 — 0.1 — μs

tHD;DAT (89) SCL から SDA データへのホールド時間 0 3.15 0 0.6 μs

continued...



65


シンボル説明 Standard モード Fast モード単位

Min Max Min Max

tVD;DAT およびtVD;ACK

SDA 出力データ遅延への SCL — 3.45 — 0.9 μs

tSU:STA REPEATED START 条件のセットアップ時間 4.7 — 0.6 — μs

tHD:STA REPEATED START 条件のホールド時間 4 — 0.6 — μs

tSU:STO STOP 条件のセットアップ時間 4 — 0.6 — μs

tBUF STOP と START 間の SDA ハイ・パルス期間 4.7 — 1.3 — μs

tr SCL 立ち上がり時間 — 1000 20 300 ns

tf SCL 立ち下がり時間 — 300 20 × (Vdd / 5.5)(90)

300 ns

tr SDA 立ち上がり時間 — 1000 20 300 ns

tf SDA 立ち下がり時間 — 300 20 × (Vdd /5.5) (90)

300 ns

(89) エンベデッド・ソフトウェア内で内部遅延をイネーブルする必要があります。この遅延は、I2C コントローラの ic_sda_holdレジスタを使用してプログラムすることが可能です。

(90) Vdd は、I2C バス電圧です。



66


図 -17: I2C のタイミング図

tf trtSU;DAT

tf trtHD;DAT

tHD;STA Tclk tLOW

tHIGH tVD;DAT

SDA

SCL

tSU;STA tHD;STA tVD;ACK tSU;STO

SDA

SCL

tBUF



67


1.2.4.10. NAND のタイミング特性

表 71. Arria 10 デバイスの NAND ONFI 1.0 のタイミング要件—暫定値

シンボル説明 Min Max 単位

tWP (91) ライト・イネーブル・パルス幅 10 — ns

tWH (91) ライト・イネーブル・ホールド時間 7 — ns

tRP (91) リード・イネーブル・パルス幅 10 — ns

tREH (91) リード・イネーブル・ホールド時間 7 — ns

tCLS (91) ライト・イネーブル・セットアップ時間へのコマンド・ラッチ・イネーブル 10 — ns

tCLH (91) ライト・イネーブル・ホールド時間へのコマンド・ラッチ・イネーブル 5 — ns

tCS (91) ライト・イネーブル・セットアップ時間へのチップ・イネーブル 15 — ns

tCH (91) ライト・イネーブル・ホールド時間へのチップ・イネーブル 5 — ns

tALS (91) ライト・イネーブル・セットアップ時間へのアドレス・ラッチ・イネーブル 10 — ns

tALH (91) ライト・イネーブル・ホールド時間へのアドレス・ラッチ・イネーブル 5 — ns

tDS (91) ライト・イネーブル・セットアップ時間へのデータ 7 — ns

tDH (91) ライト・イネーブル・ホールド時間へのデータ 5 — ns

tCEA データ・アクセス時間へのチップ・イネーブル — 100 ns

tREA データ・アクセス時間へのリード・イネーブル — 40 ns

tRHZ データ・ハイ・インピーダンスへのリード・イネーブル — 200 ns

tRR イネーブル Low をリードする準備が完了済 20 — ns

tWB (91) R/BLow へのライト・イネーブル High — 200 ns

(91) このタイミングはソフトウェア・プログラマブルです。



68


図 -18: NAND コマンド・ラッチのタイミング図

tCLS tCLH

tCS tCH

tWP

tALS tALH

tDS tDH

tWB

CLE

CE

WE

ALE

IO0-7

R/B

Command



69


図 -19: NAND アドレス・ラッチのタイミング図

tWC

tCLS

tWP

tDS tDH

CLE

CE

WE

ALE

IO0-7 Address

tCS

tWH

tALS tALH



70


図 -20: NAND データ出力サイクルのタイミング図

CLE

CE

WE

ALE

IOx

tCH

tCLH

tWPtWPtWP

tWH

tALS

tDS tDH tDS tDH tDS tDH

DOUT 0 DOUT 1 DOUT n

図 -21: NAND データ入力サイクルのタイミング図

tCEA

tRR

tREH

tRP

tREA

tRP tRP

tREA tREAtRHZ tRHZ tRHZ

DIN 0 DIN 1 DIN n

CE

RE

R/B

IOx



71


図 -22: Extended Data Output（EDO）周期の NAND データ入力のタイミング図

tRR

tRP

tREA

tRHZ

tCEA

tREH

DIN 0 DIN 1 DIN n

CE

RE

R/B

IOx

tREA

tRHOH



72


図 -23: NAND リード・ステータスのタイミング図

tDS

tRHZ

tCEA

tCLS

70h Status

CE

WE

RE

IO0-7

tREA

tDH

tCLH

tCS tCH

tCLR

tWP

CLE



73


図 -24: NAND リード・ステータス Enhanced のタイミング図

tDStRHZ

tCEA

tCLS

78h

CE

WE

RE

IO0-7

tREAtDH

tCLH

tCStCH

tWP

CLE

R1 R2 R3 Status

tALH

tWP

tWHtALStALH

ALE

1.2.4.11. トレースのタイミング特性

表 72. Arria 10 デバイスのトレースのタイミング要件—暫定値


Tclk CLK クロック周期 5 — — ns

Tdutycycle CLK の大デューティ・サイクル 45 50 55 %

Td D0–D3 出力データ遅延への CLK -0.5 — 1 ns



74


図 -25: トレースのタイミング図

D0 D1 D2 D3 D4

Tclk

D0 - D3 (DDR)

td td

1.2.4.12. GPIO インタフェース

汎用 I/O（GPIO）インタフェースにはデバウンス回路が装備されており、信号のグリッチを除去します。デバウンス・クロックの周波数は 125 Hz から32 kHz です。小パルス幅は 2 バウンス・クロック・サイクルで、検出可能な小 GPIO パルス幅は（32 kHz で）62.5 us です。2 バウンス・クロック・サイクルより短いパルスは、GPIO ペリフェラルによりフィルタされます。

1.3. コンフィギュレーションの仕様

この項では、 Arria 10 デバイスのコンフィギュレーションの仕様とタイミングを説明します。

1.3.1. POR の仕様

パワー・オン・リセット（POR）遅延とは、POR 回路がモニタするすべての電源が推奨する小動作電圧に到達した時から、nSTATUSが High で解放されデバイスがコンフィギュレーションを開始する準備が整うまでの時間のことを指します。

表 73. Arria 10 デバイスの高速およびスタンダード POR 遅延の仕様—暫定値

POR 遅延 Min Max 単位

高速 4 12 (92) ms

スタンダード 100 300 ms

(92) 高速 POR 遅延の大パルス幅は 12 ms であり、PCIe ハード IP が POP トリップ後に初期化を開始するに当たって十分な時間を提供します。



75


関連情報MSEL Pin Settings

各コンフィギュレーション方法に向けた MSEL ピン設定に基づいた POR 遅延についての詳細な情報へのリンクです。

1.3.2. JTAG コンフィギュレーションのタイミング

表 74. Arria 10 デバイスの JTAG タイミング・パラメータと値—暫定値

シンボル説明 Min Max 単位

tJCP TCKクロックの周期 30、167 (93) — ns

tJCH TCKクロックの High 時間 14 — ns

tJCL TCKクロックの Low 時間 14 — ns

tJPSU (TDI) TDIJTAG ポートのセットアップ時間 2 — ns

tJPSU (TMS) TMSJTAG ポートのセットアップ時間 3 — ns

tJPH JTAG ポートのホールド時間 5 — ns

tJPCO JTAG ポートの Clock–to–Output — 11 ns

tJPZX JTAG ポートのハイ・インピーダンスから有効出力まで — 14 ns

tJPXZ JTAG ポートの有効出力からハイ・インピーダンスまで — 14 ns

1.3.3. FPP コンフィギュレーションのタイミング

1.3.3.1. FPP コンフィギュレーションの DCLK-DATA[]比率（r）

暗号化あるいは圧縮機能をイネーブルする場合、ファースト・パッシブ・パラレル（FPP）には異なる DCLK-to-DATA[]比率が必要となります。

DCLK-DATA[]比率に応じて、ホストは r が Bps（byte per second）あるいは Wps（word per second）で DATA[]倍の DCLK周波数を送信する必要があります。たとえば、r が 2 である FPP ×16 の場合、DCLK周波数は Wps の DATA[]比率の 2 倍である必要があります。

(93) 揮発性キーのプログラミングを実行する場合、VCCBAT が 1.2 V～1.5V の範囲であれば、小 TCK クロック周期は 167 ns となります。



76



表 75. Arria 10 デバイスの DCLK-DATA[]比率—暫定値Arria 10 では、暗号化機能と圧縮機能を同時にイネーブルすることは不可能です。

コンフィギュレーション方法暗号化圧縮 DCLK-to-DATA[] Ratio (r)

FPP（8 ビット幅） Off Off 1

On Off 1

Off On 2


On Off 2

Off On 4


On Off 4

Off On 8

1.3.3.2. DCLK-DATA[]比率が 1 の場合の FPP コンフィギュレーション・タイミング

注意: 圧縮復元機能あるいはデザイン・セキュリティ機能をイネーブルする場合、DCLK-DATA[]比率は、FPP ×8、FPP ×16、FPP ×32 でそれぞれ異なります。各 DCLK-DATA[]比率については、 Arria 10 デバイス・テーブルの DCLK-DATA[]比率を参照してください。

表 76. Arria 10 デバイスにおいて DCLK-DATA[]比率が 1 の場合の FPP タイミング・パラメータ—暫定値以下のタイミング・パラメータは、圧縮復元機能およびデザイン・セキュリティ機能がディセーブルされている場合二使用します。

シンボルパラメータ Min Max 単位

tCF2CD nCONFIG Low から CONF_DONE Low — 600 ns

tCF2ST0 nCONFIG Low から nSTATUS Low — 600 ns

tCFG nCONFIG Low パルス幅 2 — μs

tSTATUS nSTATUS Low パルス幅 268 3,000 (94) μs

continued...

(94) この値は、nCONFIGまたは nSTATUSの Low パルス幅を拡張して、コンフィギュレーションを遅延しない場合に適用されます。



77



tCF2ST1 nCONFIG High から nSTATUS High — 3,000 (95) μs

tCF2CK (96) nCONFIG High から DCLKの初の立ち上がりエッジ 3,010 — μs

tST2CK (96) nSTATUS High から DCLKの初の立ち上がりエッジ 10 — μs

tDSU DCLKの立ち上がりエッジ前の DATA[]セットアップ時間 5.5 — ns

tDH DCLKの立ち上がりエッジ後の DATA[]ホールド時間 0 — ns

tCH DCLK High 時間 0.45 × 1/fMAX — s

tCL DCLK Low 時間 0.45 × 1/fMAX — s

tCLK DCLK period 1/fMAX — s

fMAX DCLK周波数（FPP ×8/×16/×32） — 100 MHz

tCD2UM CONF_DONEHigh からユーザ・モード (97) 175 830 μs

tCD2CU CONF_DONE High から CLKUSRイネーブル 4 × 大 DCLK周期 — —

tCD2UMC CONF_DONE High から CLKUSRオプションがオンのユーザー・モード tCD2CU+ （600 × CLKUSR周期）

— —

関連情報FPP コンフィギュレーションのタイミング

FPP コンフィギュレーション・タイミング波形の詳細な情報へのリンクです。

(95) この値は、外部から nSTATUSを Low で保持して、コンフィギュレーションを遅延しない場合に適用されます。

(96) nSTATUSがモニタされている場合は、tST2CK 仕様に従ってください、nSTATUSがモニタされていない場合は、tCF2CK 仕様に従ってください。

(97) デバイスの初期化に内部オシレータをクロック・リソースとして選択する場合にのみ、この小値および大値が適用されます。



78

https://www.intel.co.jp/content/www/ja/jp/programmable/documentation/sam1403483251570.html#sss1425901817612


1.3.3.3. DCLK-DATA[]比率が 1 の場合の FPP コンフィギュレーション・タイミング

表 77. Arria 10 デバイスにおいて DCLK-DATA[]比率が 1 の場合の FPP タイミング・パラメータ—暫定値圧縮復元機能やデザイン・セキュリティ機能を使用する場合に、これらのタイミング・パラメータを利用してください。










tDH DCLKの立ち上がりエッジ後の DATA[]ホールド時間 N–1/fDCLK (100) — s



tCLK DCLK周期 1/fMAX — s

fMAX DCLK周波数（FPP ×8/×16/×32） — 100 MHz

tR 入力立ち上がり時間 — 40 ns

tF 入力立ち下がり時間 — 40 ns

continued...

(98) nCONFIGあるいは nSTATUSの Low パルス幅を増加することでコンフィギュレーションを遅延しない場合、この値が得られます。


(100) N は、DCLK-to-DATA比率で、fDCLK はシステムが動作している DCLK周波数です。



79



tCD2UM CONF_DONEHigh からユーザ・モード(101) 175 830 μs



— —

関連情報FPP コンフィギュレーションのタイミング

FPP コンフィギュレーション・タイミング波形の詳細な情報へのリンクです。

1.3.4. AS コンフィギュレーションのタイミング

表 78. Arria 10 デバイスの AS ×1 および AS ×4 コンフィギュレーション向け AS タイミング・パラメータ—暫定値

デバイスを初期化する際、内部オシレータをクロック・リソースとして選択する場合にのみ、この小値および大値が適用されます。

tCF2CD、tCF2ST0、tCFG、tSTATUS、および tCF2ST1 タイミング・パラメータは、 Arria 10 デバイス・テーブルの PS タイミング・パラメータにリストされているパッシブ・シリアル（PS）モードのタイミング・パラメータと同じです。


tCO DCLK立ち下がりエッジから AS_DATA0/ASDO出力 — 4 ns

tSU DCLKの立ち下がりエッジ前のデータ・セットアップ時間 1 — ns

tDH DCLKの立ち下がりエッジ後のデータ・ホールド時間 1.5 — ns

tCD2UM CONF_DONE High からユーザー・モード 175 830 μs



— —

関連情報• PS コンフィギュレーション・タイミング (81 ページ)




80



• AS コンフィギュレーションのタイミングAS コンフィギュレーションのタイミング波形の詳細な情報へのリンクです。

1.3.5. AS コンフィギュレーション方法での DCLK 周波数の仕様

表 79. AS コンフィギュレーション方法での DCLK 周波数の仕様—暫定値

次の表は、AS コンフィギュレーション方法における内部クロック周波数の仕様を示しています。

DCLK周波数の仕様は、内部オシレータをコンフィギュレーション・クロック・ソースとして使用する場合に適用されます。

AS マルチ・デバイス・コンフィギュレーション手法は、100 MHz の DCLK周波数をサポートしていません。

Quartus Prime ソフトウェアでは、12.5、25、50、100 MHz にのみ設定可能です。


DCLK frequency in AS configuration scheme 5.3 7.9 12.5 MHz

10.6 15.7 25.0 MHz

21.3 31.4 50.0 MHz

42.6 62.9 100.0 MHz

1.3.6. PS コンフィギュレーション・タイミング

表 80. Arria 10 デバイスの PS タイミング・パラメータ—暫定値







continued...

(102) この値は、nCONFIGまたは nSTATUSの Low パルス幅を拡張して、コンフィギュレーションを遅延しない場合に適用されます。



81







tDH DCLKの立ち上がりエッジ後の DATA[]ホールド時間 0 — ns



tCLK DCLK周期 1/fMAX — s

fMAX DCLK周波数 — 125 MHz

tCD2UM CONF_DONEHigh からユーザ・モード(105) 175 830 μs



— —

関連情報PS コンフィギュレーション・タイミング

PS コンフィギュレーションのタイミング波形の詳細な情報へのリンクです。

(103) この値は、外部から nSTATUSを Low で保持して、コンフィギュレーションを遅延しない場合に適用されます。





82



1.3.7. 初期化

表 81. Arria 10 デバイスの初期化クロック・ソース・オプションおよび最大周波数—暫定値

初期化クロック・ソースコンフィギュレーション方法最大周波数（MHz）最小クロック・サイクル数

内蔵オシレータ AS、PS、および FPP 12.5 600

CLKUSR (106) (107) AS、PS、および FPP 100

1.3.8. コンフィギュレーション・ファイル

異なるコンフィギュレーション方法に対しては、2 種類のコンフィギュレーション・ビット・ストリーム形式があります。

• PS および FPP—Raw Binary File（.rbf）

• AS—Raw Programming Data File (.rpd)

.rpdファイル・サイズは、アルテラコンフィギュレーション・デバイスの容量に従いますが、.rpdファイルの実際のコンフィギュレーション・ビット・ストリーム・サイズは、.rbfファイルと等しくなります。

表 82. Arria 10 デバイスのコンフィギュレーション・ビット・ストリーム・サイズ—暫定値

デザインをコンパイルする前に、この表からファイル・サイズを見積もります。ヘキサ・ファイル（.hex）や表形式テキスト・ファイル（.ttf）形式のような異なるコンフィギュレーション・ファイルの形式では、ファイル・サイズは異なります。

異なる種類のコンフィギュレーション・ファイルやファイル・サイズについての詳細は、 Quartus Prime ソフトウェアを参照してください。ただし、 Quartus Prime ソフトウェアの特別なバージョンの場合、同じデバイスをターゲットとするデザインであれば、同じ非圧縮コンフィギュレーション・ファイル・サイズとなります。

バリアント製品ライン非圧縮コンフィギュレーション・ビット・ストリーム・サイズ（ビット）

IOCSR .rbf サイズ（ビット）推奨される EPCQ-L シリアル・コンフィギュレーション・デバイス

Arria 10 GX GX 016 81,923,582 1,356,716 EPCQ-L256 または、より高い集積度

GX 022 81,923,582 1,356,716 EPCQ-L256 または、より高い集積度

continued...

(106) CLKUSRを初期化クロック・ソースとしてイネーブルするには、 Quartus Prime ソフトウェアを開き、Device and Pin Options ダイアログ・ボックスのGeneral パネルから Enable user-supplied start-up clock (CLKUSR)オプションをオンにします。

(107) AS に対し CLKUSRピンを使用して、トランシーバ・キャリブレーションを同時に実行する場合、100 MHz 以外の周波数を使用することはできません。



83


バリアント製品ライン非圧縮コンフィギュレーション・ビット・ストリーム・サイズ（ビット）

IOCSR .rbf サイズ（ビット）推奨される EPCQ-L シリアル・コンフィギュレーション・デバイス








Arria 10 GT GT 900 351,292,512 1,885,396 EPCQ-L512 または、より高い集積度

GT 1150 351,292,512 1,885,396 EPCQ-L512 または、より高い集積度

Arria 10 SX SX 016 81,923,582 1,356,716 EPCQ-L256 または、より高い集積度

SX 022 81,923,582 1,356,716 EPCQ-L256 または、より高い集積度








84


1.3.9. 最小コンフィギュレーション時間の見積り

表 83. Arria 10 デバイスの最小コンフィギュレーション時間の見積り—暫定値見積もりの値は、 Arria 10 デバイス・テーブルのコンフィギュレーション・ビット・ストリーム・サイズの非圧縮コンフィギュレーション・ビット・ストリーム・サイズに基づいています。

バリアント Product Line アクティブ・シリアル (108) ファースト・パッシブ・パラレル (109)

幅 DCLK（MHz）最小コンフィギュレーション時間（ms）


Arria 10 GX GX 016 4 100 204.81 32 100 25.60

GX 022 4 100 204.81 32 100 25.60

GX 027 4 100 306.48 32 100 38.31

GX 032 4 100 306.48 32 100 38.31

GX 048 4 100 443.35 32 100 55.42

GX 057 4 100 632.08 32 100 79.01

GX 066 4 100 632.08 32 100 79.01

GX 900 4 100 883.20 32 100 110.40

GX 1150 4 100 883.20 32 100 110.40

Arria 10 GT GT 900 4 100 883.20 32 100 110.40

GT 1150 4 100 883.20 32 100 110.40

Arria 10 SX SX 016 4 100 204.81 32 100 25.60

SX 022 4 100 204.81 32 100 25.60

SX 027 4 100 306.48 32 100 38.31

SX 032 4 100 306.48 32 100 38.31

continued...

(108) 小コンフィギュレーション時間は 100 MHz の DCLK 周波数をもとに計算されます。外部 CLKUSRのみが正確な 100 MHz の周波数を保証します。100MHz の内部オシレータを使用する場合、実際には正確な 100 MHz の周波数は得られません。内部オシレータを使用する DCLK 周波数については、AS コンフィギュレーション方法の表にある DCLK 周波数の仕様を参照してください。

(109) FPGA FPP の大帯域幅は、一部の外部ストレージやコントロール・ロジックで使用可能な帯域幅を超える場合があります。



85


バリアント Product Line アクティブ・シリアル (108) ファースト・パッシブ・パラレル (109)



SX 048 4 100 443.35 32 100 55.42

SX 057 4 100 632.08 32 100 79.01

SX 066 4 100 632.08 32 100 79.01

関連情報• コンフィギュレーション・ファイル (83 ページ)

• AS コンフィギュレーション方法での DCLK 周波数の仕様 (81 ページ)内部オシレータを使用する DCLK 周波数の詳細な情報へのリンクです。

1.3.10. リモート・システム・アップグレード

表 84. Arria 10 デバイスのリモート・システム・アップグレード回路のタイミング仕様—暫定値

パラメータ Min Max 単位

fMAX_RU_CLK (110) — 40 MHz

tRU_nCONFIG (111) 250 — ns

tRU_nRSTIMER (112) 250 — ns

(108) 小コンフィギュレーション時間は 100 MHz の DCLK 周波数をもとに計算されます。外部 CLKUSRのみが正確な 100 MHz の周波数を保証します。100MHz の内部オシレータを使用する場合、実際には正確な 100 MHz の周波数は得られません。内部オシレータを使用する DCLK 周波数については、AS コンフィギュレーション方法の表にある DCLK 周波数の仕様を参照してください。

(109) FPGA FPP の大帯域幅は、一部の外部ストレージやコントロール・ロジックで使用可能な帯域幅を超える場合があります。

(110) これは、リモート・システム・アップグレード回路にユーザーが供給するクロックです。ALTREMOTE_UPDATE メガファンクション IP コアを使用している場合、ALTREMOTE_UPDATE IP にユーザーが供給するクロックは、この仕様を満たしている必要があります。

(111) これは、小タイミング仕様に対する ALTREMOTE_UPDATE IP コア High のリコンフィギュレーション入力のストローブに相当します。

(112) これは、小タイミング仕様に対する ALTREMOTE_UPDATE IP コア High の reset_timer 入力のストローブに相当します。



86


関連情報• リモート・システム・アップグレード・ステート・マシン

configuration reset（RU_CONFIG）信号の詳細な情報へのリンクです。

• ユーザー・ウォッチドッグ・タイマreset_timer（RU_nRSTIMER）信号の詳細な情報へのリンクです。

1.3.11. ユーザー・ウォッチドッグ内部回路のタイミング仕様

表 85. Arria 10 デバイスのユーザー・ウォッチドッグ・タイマの仕様—暫定値


ユーザー・ウォッチドッグ内部オシレータの周波数 5.3 7.9 12.5 MHz

1.4. I/O タイミング

I/O タイミングの決定には、アルテラでは、Excel ベースの I/O タイミングと Quartus Prime タイミング・アナライザの 2 つの方法を提供しています。

Excel ベースの I/O タイミングは、各デバイスの集積度とスピード・グレードに対しピンのタイミング性能を提供します。このデータは通常、FPGA を設計する前にリンク・タイミング解析の一部としてタイミング・バジェットの見積もりを得るために使用されます。

Quartus Prime タイミング・アナライザは、配置配線が完了した後のデザインの詳細情報をもとに、より精度の高い正確な I/O タイミング・データを提供します。

関連情報Arria 10 I/O Timing Spreadsheet

Arria 10 Excel ベースの I/O タイミング・スプレッドシートへのリンクです。



87



https://www.altera.com/content/dam/altera-www/global/en_US/others/literature/hb/arria-10/arria10-io-timing.xls


1.5. プログラマブル IOE 遅延

表 86. Arria 10 デバイスのプログラマブル IOE 遅延—暫定値各設定の正確な値については、 Quartus Prime ソフトウェアの新バージョンを使用してください。

パラメータ (113) 使用可能な設定最小オフセット (114)

高速モデル低速モデル単位

拡張工業用 –I1L –I2S –I3S –E2S –E3S

Input Delay ChainSetting(IO_IN_DLY_CHN)

64 0 1.829 1.820 4.128 4.764 5.485 4.764 5.485 ns

Output Delay ChainSetting(IO_OUT_DLY_CHN)

16 0 0.433 0.430 0.990 1.145 1.326 1.145 1.326 ns

1.6. 用語集

表 87. 用語集

用語定義

差動 I/O 規格レシーバ入力波形図

continued...

(113) この値は、 Quartus Prime ソフトウェアの Input Delay Chain Setting あるいは Assignment Name カラムの Output Delay Chain Settingを選択することで設定可能です。

(114) 小オフセットには真性遅延は含まれません。



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用語定義

Single-Ended Waveform

Differential Waveform

Positive Channel (p) = VIH

Negative Channel (n) = VIL

Ground

VID

VID

VID

p - n = 0 V

VCM

トランスミッタ出力波形図Single-Ended Waveform

Differential Waveform

Positive Channel (p) = VOH

Negative Channel (n) = VOL

Ground

VOD

VOD

VOD

p - n = 0 V

VCM

fHSCLK レフト/ライト PLL 入力クロック周波数。

fHSDR 高速 I/O ブロック—LVDS の大/ 小データ転送レート（fHSDR = 1/TUI）、DPA なし。

fHSDRDPA 高速 I/O ブロック—LVDS の大/ 小データ転送レート（fHSDRDPA = 1/TUI）、DPA あり。

J 高速 I/O ブロック—デシリアライゼーション・ファクタ（パラレル・データ・バス幅）

JTAG タイミング仕様 JTAG タイミング仕様：

continued...



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用語定義

TDO

TCK

tJPZX tJPCO

tJPH

tJPXZ

tJCP tJPSU t JCL tJCH

TDI

TMS

暫定値一部の表には「暫定値」という表記があります。暫定値は、シミュレーション結果、プロセス・データ、およびその他の既知のパラメータによって作成されています。終的な数値は、実際のシリコン特性とテストに基づきます。これらの数値は、ワースト・ケースのシリコン・プロセス、電圧およびジャンクション温度

条件におけるデバイスの実際の性能を反映しています。終のバージョンでは、表記されません。

RL レシーバ差動入力ディスクリート抵抗値（ Arria 10 デバイスの外部）

サンプリング・ウィンドウ（SW）タイミング図—正しくキャプチャするためにデータが有効でなければならない期間です。セットアップ時間とホールド時間は、サンプリング・ウィンドウ内の理想的なストローブ位置を決定します。以下はその例です。

Bit Time

0.5 x TCCS RSKM Sampling Window (SW)

RSKM 0.5 x TCCS

シングル・エンド電圧リファレンス形式の I/O 規格 SSTL および HSTL I/O 規格の JEDEC 規格は、AC および DC 入力信号値を定義します。AC 値は、レシーバがタイミング仕様を満たす必要がある電圧レベルを示します。DC 値は、レシーバの終的なロジック状態が明確に定義される電圧レベルを示します。レシーバ入力が AC 値を超えると、レシーバは新しいロジック状態に変化します。その後、入力が DC スレッショルドを超えている限り、新しいロジック状態が維持されます。このアプローチは、入力波形にリンギングがある状態で、予測可能なレシーバのタイミングを提供することを目的としています。シングル・エンド電圧リファレンス形式の I/O 規格

continued...



90


用語定義

V IH(DC)V REF

V OH

V OL

V CCIO

V SS

V IL(DC)

V IH(AC)

V IL(AC)

tC 高速レシーバ/トランスミッタの入力および出力クロック周期。

TCCS（チャネル-チャネル間スキュー） TCCS—同じ PLL によってドライブされるチャネル全体の tCO のばらつきやクロック・スキューを含む、速の出力エッジと低速の出力エッジ間のタイミング差。クロックは TCCS 測定に含まれます（この表の SW のタイミング図を参照してください）。

tDUTY HIGH–SPEED I/O ブロック—高速トランスミッタ出力クロック上のデューティ・サイクル。

tFALL 信号の High から Low への遷移時間（80～20%）

tINCCJ PLL クロック入力のサイクル間ジッタ許容値

tOUTPJ_IO PLL でドライブされる GPIO の周期ジッタ

tOUTPJ_DC PLL でドライブされる専用クロック出力の周期ジッタ

tRISE 信号の Low から High への遷移時間（20～80%）

TUI（Timing Unit Interval）スキュー、伝播遅延、およびデータ・サンプリング・ウィンドウのために許容されるタイミング・バジェット。（TUI = 1/（レシーバ入力クロック周波数の逓倍係数）= tC/w）

VCM(DC) DC コモン・モード入力電圧

VICM コモン・モード入力電圧—レシーバにおける差動信号のコモン・モード。

VID 入力差動電圧振幅：レシーバにおける差動伝送の正入力とコンプリメンタリ入力間の電圧の差。

VDIF(AC) AC 差動入力電圧—スイッチングに必要な小 AC 入力差動電圧。

VDIF(DC) DC 差動入力電圧—スイッチングに必要な小 DC 入力差動電圧。

VIH 入力 High レベル電圧—デバイスがロジック High として受け入れる、入力に印加される小正電圧。

continued...



91


用語定義

VIH(AC) 入力 High レベル AC 電圧

VIH(DC) 入力 High レベル DC 電圧

VIL 入力 Low レベル電圧—デバイスがロジック Low として受け入れる、入力に印加される大正電圧。

VIL (AC) 入力 Low レベル AC 電圧

VIL (DC) 入力 Low レベル DC 電圧

VOCM コモン・モード出力電圧—レシーバにおける差動信号のコモン・モード。

VOD 出力差動電圧振幅：トランスミッタにおける差動伝送の正出力とコンプリメンタリ出力間の電圧の差。

VSWING 差動入力電圧

VIX AC 入力差動クロス・ポイント電圧

VOX AC 出力差動クロス・ポイント電圧

W High-speed I/O ブロック—クロック・ブースト係数

1.7. 改訂履歴

日付バージョン変更内容

2015 年 11 月 2015.1102 • SmartVID（低スタティック電力）でサポートされている電源オプションの V についての記述を追加しました。• Arria 10 デバイス・テーブルで推奨動作条件に SmartVID に関する注を追加しました。注：SmartVID は、–2V と–3V スピード・グレードを持つ

デバイスでのみサポートされています。• Arria 10 デバイス・テーブルの OCT キャリブレーション精度から 20-Ω RT を削除しました。• Arria 10 デバイス・テーブルのキャリブレーションを持たない OCT 抵抗許容値の仕様の内容を更新しました。• Arria 10 デバイス・テーブルの内部ウィーク・プルアップ抵抗値の Value カラムについての注を更新しました。 Arria 10 デバイス・テーブルに内部

ウィーク・プルアップ抵抗値を追加しました。• フラクショナル PLL 仕様を更新しました。

— 全スピード・グレードの fIN の小値を 50 MHz から 30 MHz、そして大値を 1000 MHz から 800 MHz に更新しました。— fINPFD 小値を 50 MHz から 30 MHz、そして大値を 325 MHz から 700 MHz に変更しました。— fVCO の小値を 3.125 GHz から 3.5 GHz、そして大値を 6.25 GHz から 7.05 GHz に変更しました。— tEINDUTY 小値を 40%から 45%、そして大値を 60%から 55%に変更しました。— fOUT と fCLBW への条件を削除しました。— fDYCONFIGCLK、tLOCK、tARESET の記述内容を更新しました。

continued...



92



• Arria 10 デバイス・テーブルの DSP ブロック性能（0.9 V 標準値での VCC および VCCP）にスピード・グレード–E2V、–I2V、–E3V、および –I3V を追加しました。

• 0.9 V 標準値での VCC および VCCP に関する Arria 10 デバイス・テーブルのメモリ・ブロック性能の仕様を更新しました。0.95 V 標準値での VCCおよび VCCP に関するメモリ・ブロック性能の仕様を追加しました。

• Arria 10 デバイス・テーブルの内部の温度検知ダイオード仕様から「ミッシング・コードを持たない小分解能」を削除しました。• 内部の温度検知ダイオード仕様のセクションに以下のリンクを追加しました。 Arria 10 デバイスの章 Power Management in Devices の項

Transfer Function for Internal TSD、および Arria 10Core Fabric and General Purpose I/Os Handbook。• Arria 10 デバイス・テーブルの外部の温度検知ダイオード仕様に説明を追加しました。• Arria 10 デバイス・テーブルの内部電圧センサの仕様を更新しました。

— 大分解能を 12 ビットから 8 ビットに更新しました。— 大非線形性（INL）を±3 LSB から±1 LSB に更新しました。— 大クロック周波数を 20 MHz から 11 MHz に変更しました。— ゲイン誤差とオフセット誤差の仕様を追加しました。— 信号対雑音比および歪率（SNR）の仕様を削除しました。— Bipolar 入力モードの仕様を削除しました。

• DPA クロック時間の仕様に DPA PLL キャリブレーション・イネーブルがイネーブルされた図を追加し、「低速クロック」から「コア・クロック」を更新しました。

• 真の差動 I/O 規格の条件について以下の大値を更新しました - Arria 10 デバイス・テーブルの High-Speed I/O 規格の fHSDR（データ・レート）パラメータ— SERDES 係数 J = 2、DDR レジスタを使用— SERDES 係数 J = 1、DDR レジスタを使用

• 以下の表を追加しました。— Arria 10 デバイスでハード・メモリ・コントローラによってサポートされるメモリ規格— Arria 10 デバイスでソフト・メモリ・コントローラによってサポートされるメモリ規格

• Arria 10 デバイス・テーブルの OCT キャリブレーション仕様の大 TOCTCAL 値を 1000 サイクルから 2000 サイクルへ更新しました。• Arria 10 デバイス・テーブルの HPS クロック性能で以下のスピード・グレードの hmc_free_clk 仕様を更新しました。

— –1 スピード・グレード：667 MHz から 533 MHz に更新’— –2 スピード・グレード：544 MHz から 533 MHz に更新

• Arria 10 デバイス・テーブルの Tsclk を Tclk へ変更し、Quad シリアル・ペリフェラル・インタフェース（QSPI）フラッシュ要件に以下の仕様を追加しました。— Tqspi_clk

— Tdin_start

— Tdin_end

continued...



93



• Arria 10 デバイス・テーブルの SPI マスタ・タイミング要件を更新しました。— シンボルを Tspi_clk から Tclk に変更しました。— Tdssfrst、Tdsslst、Th に注釈を追加しました。— Tsu の注を更新しました。— Tsu と Th の記述を更新しました。

• Arria 10 デバイス・テーブルの SPI スレーブ・タイミング要件の Tssfsu、Tssfh、Tsslsu、および Tsslh への注を更新しました。• 以下のタイミング図を更新しました。

— Quad SPI フラッシュ・シリアル・タイミング図— SPI マスタ出力タイミング図— SPI スレーブ出力タイミング図

• 以下のタイミング図を更新しました。— Quad SPI フラッシュ入力タイミング図— SPI マスタ入力タイミング図— SPI スレーブ入力タイミング図

• Arria 10 デバイス・テーブルのセキュア・デジタル（SD ）/マルチメディアカード（MMC ）のタイミング要件を更新しました。— Tclk から Tsdmmc_clk_out、また TMMC_CLKから TSDMMC_CLK_OUTに変更しました。— Td min を 5.5 ns から 8.5 ns、max を 12.5 ns から 11.5 ns に変更しました。— Td の注を更新しました。

• 以下のタイミング図のタイトルとシンボルを変更しました。— 「NAND データ入力サイクルのタイミング図」から「NAND データ出力サイクルのタイミング図」に変更。DIN から DOUT に変更。— 「NAND データ出力サイクルのタイミング図」から「NAND データ入力サイクルのタイミング図」に変更。DOUT から DIN に変更。— 「NAND 拡張データ出力（EDO）サイクルのタイミング図」から「拡張データ出力（EDO）サイクルのデータ入力タイミング図」に変更 DOUT から

DIN に変更。• 「ARM トレース・タイミング特性」から「トレース・タイミング特性」に変更しました。• GPIO インタフェースのトピック内の説明を更新しました。• Arria 10 デバイス・テーブルの DCLK-to-DATA[]比率が 1 の場合の FPP タイミング・パラメータを更新しました。

— tSTATUS と tCF2ST1 の大値を 1,506 μs から 3,000 μs に更新しました。— FPP ×8/×16 の fMAX を 125 MHz から 100 MHz に更新しました。— tCF2CK の小値を 1,506 μs から 3,010 μs に更新しました。— tST2CK の小値を 2 μs から 10 μs に更新しました。— tCD2UM の大値を 437 μs から 830 μs に更新しました。

continued...



94



• Arria 10 デバイス・テーブルの DCLK-to-DATA[]比率が>1 の場合の FPP タイミング・パラメータを更新しました。— tSTATUS と tCF2ST1 の大値を 1,506 μs から 3,000 μs に更新しました。— FPP ×8/×16 の fMAX を 125 MHz から 100 MHz に更新しました。— tCF2CK の小値を 1,506 μs から 3,010 μs に更新しました。— tST2CK の小値を 2 μs から 10 μs に更新しました。— tCD2UM の大値を 437 μs から 830 μs に更新しました。

• Arria 10 デバイス・テーブルの AS ×1 および AS ×4 コンフィギュレーションに向けた AS タイミング・パラメータ内の tCD2UM の大値を 437μs から 830 μs に更新しました。

• Arria 10 デバイス・テーブルの PS タイミング・パラメータを更新しました。— tSTATUS と tCF2ST1 の大値を 1,506 μs から 3,000 μs に更新しました。— tCF2CK の小値を 1,506 μs から 3,010 μs に更新しました。— tST2CK の小値を 2 μs から 10 μs に更新しました。— tCD2UM の大値を 437 μs から 830 μs に更新しました。

• コンフィギュレーション・ファイルのセクションの.rbfファイルと.rpdファイルについての説明を追加しました。表のタイトルを「 Arria 10 デバイスの非圧縮.rbf サイズ」から「 Arria 10 デバイスのコンフィギュレーション・ビット・ストリーム・サイズ」に変更しました。

• Arria 10 デバイス・テーブルのアクティブ・シリアルの小コンフィギュレーション時間の見積りへの注を更新しました。注：小コンフィギュレーション時間は 100 MHz の DCLK 周波数をもとに計算されます。外部 CLKUSRのみが正確な 100 MHz の周波数を保証します。100 MHz の内部オシレータを使用する場合、実際には正確な 100 MHz の周波数は得られません。内部オシレータを使用する DCLK 周波数については、AS コンフィギュレーション方法の表にある DCLK 周波数の仕様を参照してください。

• 表記を Quartus II から Quartus Prime に変更しました。• 「Arria 10 GX/SX デバイス用のトランシーバ電源の動作条件」のテーブルに表記された電圧と条件を変更しました。• 「トランスミッタおよびレシーバ・データ・レート性能」のテーブルに表記された大データ・レート条件を変更しました。• Arria 10 GT デバイスのトランシーバ性能のセクションで「トランスミッタおよびレシーバ・データ・レート性能」のテーブルに表記された条件を変

更しました。• 「リファレンス・クロックの仕様」のテーブルに表記された条件を変更しました。• 「トランシーバ・クロック・ネットワークの大データ・レート仕様」のテーブルに表記されたクロック・ネットワークを変更しました。• 「レシーバの仕様」のテーブルに表記された条件を変更しました。• 「トランスミッタの仕様」のテーブルに表記された条件を変更しました。• Arria 10GX/SX デバイスのトランシーバ性能のセクションにある「ATX PLL の性能」、「フラクショナル PLL の性能」、「CMU PLL の性能」のテー

ブルに表記された小周波数を変更しました。continued...



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• Arria 10GT デバイスのトランシーバ性能のセクションにある「ATX PLL の性能」、「フラクショナル PLL の性能」、「CMU PLL の性能」のテーブルに表記された小周波数を変更しました。

• 「レファレンス・クロックの仕様」のテーブルにパラメータを追加しました。• 「トランスミッタの仕様」のテーブルに注釈を追加しました。

2015 年 6 月 2015.0612 • Arria 10 GX/SX デバイスの「トランスミッタおよびレシーバ・データ・レート性能」のテーブルに表記された大バックプレーン・データ・レート条件の仕様を変更しました。

• 「リファレンス・クロックの仕様」のテーブルに表記されたトランスミッタ REFCLKの位相ノイズの仕様を変更しました。• 以下の表に注を追加しました。

— Arria 10 デバイスの絶対大定格：VCCPGM

— Arria 10 デバイスの過渡期間における大許容オーバーシュート：LVDS I/O— Arria 10 デバイスの推奨動作条件：VI

• HPS の仕様を追加しました。• 非圧縮.rbf サイズのテーブルに表記された推奨 EPCQ-L シリアル・コンフィギュレーション・デバイスを更新しました。

2015 年 5 月 2015.0508 以下の内容を変更しました。• 「リファレンス・クロックの仕様」のテーブルに表記された VICM（AC 結合）パラメータの仕様を変更。• Arria 10 GT デバイスのトランシーバ性能の項にある「CMU PLL の性能」のテーブルに表記された大周波数を変更。• 「トランスミッタおよびレシーバ・データ・レート性能」のテーブルに表記されたトランシーバ・スピード・グレード 5 カラムに注釈を追加。

2015 年 5 月 2015.0504 • Arria 10 デバイス・テーブルの過渡期間における大許容オーバーシュートを更新しました。• Arria 10 デバイス・テーブルの推奨動作条件に表記された tramp に注釈を追加しました。注：tramp は、個別の電源供給のランプ・タイムであり、全

電源供給のランプ・タイムではありません。• 「 Arria 10 GT デバイスのトランシーバ電源の動作条件」のテーブルに表記されたトランスミッタおよびレシーバ電源供給の小値、標準値、大

値を変更しました。• Arria 10SX デバイス・テーブルの HPS 電源の動作条件に表記された 0.95 V での VCCL_HPS の条件カラムに–1 スピード・グレードを追加しまし

た。• 以下の表に–I1S、–I2S、および–E2S スピード・グレードを追加しました。

— Arria 10 デバイスのクロック・ツリー性能— Arria 10 デバイスの DSP ブロック性能の仕様— Arria 10 デバイスのメモリ・ブロック性能の仕様— Arria 10 デバイスの High-Speed I/O 規格— Arria 10 デバイスのメモリ出力クロック・ジッタの仕様

• Arria 10 デバイス・テーブルのフラクショナル PLL の仕様に表記された全スピード・グレードの大 fIN 値を 27 MHz から 50 MHz に更新しました。

• Arria 10 デバイス・テーブルの I/O PLL 仕様に表記された「PFD への入力クロック周波数」の fINPFD の記述を変更しました。• 0.9 V 標準値での VCC および VCCP に関する Arria 10 デバイス・テーブルの DSP ブロック性能の仕様を更新しました。0.95 V 標準値での VCC

および VCCP に関する DSP ブロック性能の仕様を追加しました。

continued...



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• Arria 10 デバイス・テーブルの外部の温度検知ダイオード仕様に記載された Ibias 小値を 8 μA から 10 μA、大値を 200 μA から 100 μA に更新しました。

• Arria 10 デバイス・テーブルの High-Speed I/O 規格に DPA（ソフト CDR モード）仕様を追加しました。• POR 仕様の項に説明を追加しました：パワー・オン・リセット（POR）遅延とは、POR 回路がモニタするすべての電源が推奨する小動作電圧に到達

した時から、nSTATUSが High で解放されデバイスがコンフィギュレーションを開始する準備が整うまでの時間のことを指します。• 次のタイミング図を Arria 10 デバイスのコンフィギュレーション、デザイン・セキュリティ、リモート・システム・アップグレードに移動しました。

— DCLK-to-DATA[]比率が 1 の場合の FPP コンフィギュレーション・タイミング波形図— DCLK-to-DATA[]比率が >1 の場合の FPP コンフィギュレーション・タイミング波形図— AS コンフィギュレーション・タイミング波形図— PS コンフィギュレーション・タイミング波形図

• 暗号化と圧縮機能の両方がイネーブルされている際の DCLK-to-DATA[]比率を削除しました。表に説明を追加しました： Arria 10 デバイスでは、暗号化機能と圧縮機能を同時にイネーブルすることは不可能です。

• 以下の変更内容で Arria 10 デバイスの AS ×1 および AS ×4 コンフィギュレーションに対して AS タイミング・パラメータを更新しました：— データ・ホールド時間のシンボルを tH から tDH に変更。— tSU の小値を 0 ns から 1 ns に更新。— tDH の小値を 2.5 ns から 1.5 ns に更新。

• AS コンフィギュレーション手法のテーブルに表記された DCLK 周波数の仕様に注釈を追加しました。注： Quartus Prime ソフトウェアでは、周波数は 12.5、25、50、100 MHz にのみ設定可能です。

• Arria 10 デバイスの初期化クロック・ソース・オプションおよび大周波数に注釈を追加しました。注：AS に対し CLKUSRピンを使用して、トランシーバ・キャリブレーションを同時に実行する場合、100 MHz 以外の周波数を使用することはできません。

• 非圧縮.rbf サイズおよび小コンフィギュレーション時間の見積りのテーブルに表記された Arria 10 GS を Arria 10 SX に変更しました。• IOE プログラマブル遅延の表に IO_IN_DLY_CHN と IO_OUT_DLY_CHN を追加しました。• 「リファレンス・クロックの仕様」のテーブルに表記された VICM（AC 結合）パラメータの Min/Typ/Max の説明を変更しました。• 「Arria 10 GX/SX デバイス用のトランシーバ電源の動作条件」のテーブルに表記された Min/Typ/Max の値を変更しました。• 「Arria 10 GT デバイス用のトランシーバ電源の動作条件」のテーブルに表記された Min/Typ/Max の値を変更しました。• 「GT デバイスのトランシーバ性能」の項に記載された GT チャネルへの大データ・レートに注釈を追加しました。• 「Arria 10 GX/SX デバイスのトランシーバ性能」の項で以下の内容を変更しました。

— 「トランスミッタおよびレシーバ・データ・レート性能」のテーブルに表記されたチップ-チップ間およびバックプレーンに向けた大データ・レート条件を変更。

— 「トランスミッタおよびレシーバ・データ・レート性能」のテーブルに TX 小データ・レートを追加。— 「ATX PLL の性能」のテーブルに記載された小周波数を変更。— 「フラクショナル PLL の性能」のテーブルに記載された小周波数を変更。— 「CMU PLL の性能」のテーブルに記載された小および大周波数を変更。

continued...



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• 「Arria 10 GT デバイスのトランシーバ性能」の項で以下の内容を変更しました。— 「トランスミッタおよびレシーバ・データ・レート性能」のテーブルに TX 小データ・レートを追加。— 「トランスミッタおよびレシーバ・データ・レート性能」のテーブルに表記されたチップ-チップ間およびバックプレーンに向けた大データ・レー

ト条件を変更。— 「ATX PLL の性能」のテーブルに記載された小周波数を変更。— 「フラクショナル PLL の性能」のテーブルに記載された小周波数を変更。— 「CMU PLL の性能」のテーブルに記載された小周波数を変更。

• 「レシーバの仕様」のテーブルに表記されたコンフィギュレーション実行後の大ピーク・ツー・ピーク diff p-p および VICM 仕様に電圧条件を追加しました。

• 「トランスミッタの仕様」のテーブルに表記された VOCM の電圧条件を変更しました。• 「典型的なトランスミッタ VOD 設定」のテーブルに表記された VOD/VCCT 比率を変更しました。• 「トランシーバ・クロック・ネットワークの大データ・レート仕様」のテーブルを追加しました。

2015 年 1 月 2015.0123 • 「トランシーバ電源の動作条件」の項に注を追加しました。• 「リファレンス・クロックの仕様」のテーブルで以下の内容を変更しました。

— CMU PLL、ATX PLL、および fPLL への入力リファレンス・クロック周波数のパラメータを追加。— 立ち上がり時間と立ち下がり時間の大定格を変更。— VICM（AC および DC 結合）パラメータを追加。— ≥ 1 MHz の場合のトランスミッタ REFCLK 位相ノイズ（622 MHz）の大値を変更。

• 「トランシーバ・クロックの仕様」のテーブルに表記された reconfig_clk信号の Min、Typ、および Max 値を変更しました。• 「レシーバの仕様」のテーブルで以下の内容を変更しました。

— デバイスのコンフィギュレーション仕様の後に大ピーク・ツー・ピーク差動入力電圧を追加。— レシーバ・シリアル入力ピン・パラメータでの小差動アイ開口部の小規格を変更。— 差動 On-Chip Termination 抵抗パラメータの 120-Ω および 150-Ω 条件を削除。— VICM（AC および DC 結合）パラメータを追加。— プログラマブル DC ゲイン・パラメータを追加。

• 「トランスミッタの仕様」のテーブルで以下内容を変更しました。— VOCM（AC 結合）パラメータを追加。— Added the VOCM（AC 結合）パラメータを追加。— 立ち上がりおよび立ち下がり時間の大値を変更。

• 「典型的なトランスミッタ VOD 設定」のテーブルを追加しました。• 推奨動作条件のテーブルに、VCC、VCCP、VCCERAM の標準値に注釈を追加しました。-1 と-2 スピード・グレードのデバイスは、0.9 V または 0.95 V

の標準的な値で動作させることができます。-3 スピード・グレードのデバイスは、0.9 V のみでの標準的な値で動作させることができます。本データシートに記載されるコア性能は、0.9 V での動作に適用可能です。0.95 V で動作を実行すると、より高いコア性能となり、より多くの電力を消費します。0.95 V で動作する場合の性能と消費電力についての詳細は、 Quartus Prime ソフトウェアのタイミング・レポート、PowerPlay PowerAnalyzer レポート、および Early Power Estimator（EPE）を参照してください。

• 推奨動作条件のテーブルからミリタリー・グレードの動作接合温度（TJ）を削除しました。

continued...



98



• Arria 10 デバイス・テーブル二表記された差動 HSTL および HSUL I/O 規格の VCCIO 範囲を以下の内容で更新しました。— Min：1.425 V から 1.71 V に更新。— Typ：1.5 V から 1.8 V に更新。— Max：1.575 V から 1.89 V に更新。

• Arria 10 デバイス・テーブルの差動 I/O 規格の仕様に次の説明文を追加しました：差動入力は、1.8 V を必要とする VCCPT によって電源供給されます。

• I/O 規格の仕様に次の説明文を追加しました：汎用 I/O 規格で達成可能な大周波数を決定するには、タイミング・クロージャ解析を実行する必要があります。

• フラクショナル PLL の仕様を更新しました。— fOUT_C を fOUT に更新し、全スピード・グレードの大値を 644 MHz に更新。— fVCO の小値を 2.4 GHz から 3.125 GHz に更新。— fOUT_L、kVALUE、および fRES パラメータを削除。

• I/O PLL の仕様を更新しました。— fOUT_C を fOUT に更新し、全スピード・グレードの大値を 644 MHz に更新。— fOUT_EXT の大値を 800 MHz（–1 スピード・グレード）、720 MHz （–2 スピード・グレード）、650 MHz（–3 スピード・グレード）に更新。— fRES パラメータを削除。

• デザインには適切なタイミング・クロージャが必要であるという説明を加え、ペリフェラル性能の仕様の解説を更新しました。• Arria 10 デバイスの AS x1 および AS x4 コンフィギュレーションの AS タイミング・パラメータを更新しました。

— tSU の小値を 1.5 ns から 0 ns に更新しました。— tH の小値を 0 ns から 2.5 ns に更新しました。

• パッシブ・コンフィギュレーション方法（PS および FPP）における CLKUSR初期化クロック・ソースの大周波数を 125 MHz から 100 MHz に更新しました。

• Arria 10 GX および GS デバイスにおける非圧縮.rbfサイズおよび小コンフィギュレーション時間の見積もりを追加しました。• Arria 10GX 900 および 1150 デバイス、 Arria 10 GT 900 および 1150 デバイスにおける非圧縮.rbfサイズを更新しました。

— コンフィギュレーション.rbfサイズを 335、106、890 ビットから 351、292、512 ビットに更新しました。— IOCSR .rbfサイズを 6,702,138 ビットから 1,885,396 ビットに更新しました。

• 次のコンフィギュレーション・モードにおける Arria 10 GX 900 および 1150 デバイス、 Arria 10 GT 900 および 1150 デバイスの小コンフィギュレーション時間の見積もりを更新しました。— アクティブ・シリアル：837.77 ms から 883.20 ms に更新。— ファースト・パッシブ・パラレル：104.72 ms から 110.40 ms に更新。

continued...



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2014 年 8 月 2014.0818 • 表 2 の 3 V I/O 条件を変更しました。• 表 3：

— 小および大動作条件に注釈を追加しました。— VCCERAM の値を変更しました。— 3 V I/O VI への大推奨動作条件を変更しました。

• 表 12 の I/O ピン・プルアップの許容値に注釈を追加しました。• 表 13 の LVTTL、LVCMOS、および 2.5 I/O 規格の VIH 値を更新しました。• 表 14、表 15、表 16：

— SSTL-12 I/O 規格を追加。— SSTL-135 および SSTL-125 I/O 規格から Class I、II を削除。

• 表 19：— トランスミッタおよびレシーバ・データ・レートの小データ・レートの仕様を変更。— フラクショナル PLL の小周波数の仕様を変更。— CMU PLL の小周波数の仕様を変更。

• 表 20 の電源オプションを備えたコア・スピード・グレードを変更しました。• 表 21：

— トランスミッタおよびレシーバ・データ・レートの小データ・レートの仕様を変更。— フラクショナル PLL の小周波数の仕様を変更。— CMU PLL の小周波数の仕様を変更。— ATX PLL の小周波数を変更。

• 表 23：— 高速差動 I/O 規格に注釈を追加。— CLKUSR ピンの仕様を変更。

• 表 29 にカラムを追加しました。• 表 32 の大 fHSCLK_in および txJitter を変更しました。• 表 42、43、44、46 の tCD2UMC の小値を求める式を変更しました。• 表 47 の CLKUSR 大周波数とサイクルの小数を変更しました。• 表 48：

— IOCSR.rbfサイズを変更。— 推奨 EPCQ-L シリアル・コンフィギュレーション・デバイスを追加。

continued...



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• 表 49 の DCLK 周波数および FPP の小コンフィギュレーション時間を変更しました。• 以下の表を追加しました。

— Arria 10 デバイスの外部の温度検知ダイオード仕様— Arria 10 デバイスの IOE プログラマブル遅延

• 以下の図を削除しました。— データ・レートが≥ 8 Gbps の Arria 10 に向けた High Gain モードでの CTLE レスポンス— データ・レートが< 8Gbps の Arria 10 に向けた High Gain モードでの CTLE レスポンス

2014 年 3 月 2014.0314 表 3、5、21、23、24、32、および 44 を更新しました。

2013 年 12 月 2013.1206 図 1 および 2 を更新しました。

2013 年 12 月 2013.1202 初版



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