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A study on FET devices based on

Schottky barrier and

metal-gate/high-k stacked

thin-films

por

Omar López López

Tesis sometida como requisito parcial

para obtener el grado de

MAESTRO EN CIENCIAS EN LA

ESPECIALIDAD DE ELECTRÓNICA en el

Instituto Nacional de Astrofísica,

Óptica y Electrónica

Tonantzintla, Puebla.

Supervisada por:

Dr. Joel Molina Reyes Investigador Titular del INAOE

©INAOE 2017 Derechos Reservados

El autor otorga al INAOE el permiso de reproducir y

distribuir copias de esta tesis en su totalidad o en partes

i

Resumen

En la actualidad la fabricación de dispositivos semiconductores con dimensiones nanométricas ha

permitido un mejoramiento en el desempeño de dichos dispositivos, extrapolando las propiedades

físicas de los materiales procesados a dimensiones del orden de nanómetros. En particular, los

transistores MOSFET de barrera Schottky (SB-MOSFET), han llegado a mostrar un mejor

desempeño comparado con aquellos de tecnología planar convencional debido a las diversas

ventajas que implica el reemplazar las difusiones de fuente/drenaje (S/D) por electrodos

metálicos. Entre estas ventajas se encuentran baja resistencia parásita fuente/drenaje, baja

temperatura de fabricación para la formación de fuente/drenaje, eliminación del efecto bipolar

parásito así como un escalamiento físico inherente debajo de 10nm de longitud de canal, esto

debido a la baja resistencia del metal y las uniones abruptas formadas en el la interfaz Metal-

Silicio. Todas estas ventajas permiten obtener un mejor desempeño de los transistores, como el

tener una pendiente de sub umbral (SS) menor en comparación con dispositivos MOSFET

convencionales. En este trabajo se presenta un estudio de transistor de efecto de campo MOS de

barrera Schottky (SB-MOSFET), el cual se aborda desde simulaciones usando herramientas de CAD

(proceso de fabricación, desempeño y modelado de características eléctricas), el actual diseño de

mascarillas así como el proceso de fabricación completo, hasta la caracterización general de los

materiales y dispositivos finales. En primer lugar, se presenta un estudio de las superficies de

diferentes substratos, con la finalidad de asegurar su estabilidad térmica y química y con ello, una

adecuada pasivación metal-semiconductor (a partir de análisis FTIR). A continuación, se realiza una

caracterización física y eléctrica de metales para identificar la mejor opción a usar como

terminales de S/D/G (Source/Drain/Gate) en la fabricación del transistor. Posteriormente, las

uniones metal-semiconductor son fabricadas y caracterizadas con el fin de garantizar uniones

rectificadoras, esto mediante la modulación de la altura de barrera Schottky; este paso fue crucial

para la fabricación y operación adecuada de transistores SB-MOSFET. Posteriormente, se abordan

dos procesos de fabricación (limitados a temperaturas de procesamiento máximas de 250°C y

100°C respectivamente) así como las estructuras correspondientes y se correlacionan a los

principales parámetros de transistor SB-MOSFET obtenidos. Finalmente, son analizados y

discutidos los mecanismos de conducción involucrados en el funcionamiento de las estructuras

que forman al transistor, así como se presentan simulaciones CAD con la finalidad de explicar el

funcionamiento en encendido/apagado del SB-MOSFET. Estas simulaciones fueron realizadas con

la plataforma de SILVACO (módulos de Atlas, Athena y DevEdit). En general, estos transistores SB-

MOSFET presentan buenas características de operación después de minimizar la temperatura de

procesamiento total a un máximo de 100°C (lo cual ayuda a preservar la naturaleza de uniones

metal-semiconductor tipo Schottky en S/D), y en donde se tienen voltajes de umbral Vth=0.82 V

así como pendientes de sub-umbral SS=82.6 mV/dec, mientras que la razón ION/IOFF ~4 órdenes de

magnitud y corrientes de apagado de IOFF=1x10-11 – 2x10-10 A. Todo ello muestra el potencial que

estos materiales así como su adecuado control térmico de procesamiento (habilitado por el uso de

ALD para el HfO2) tienen para generar transistores SB-MOSFET con características de desempeño

que superan a transistores MOSFET convencionales.

ii

Abstract

Nowadays fabrication of semiconductor devices with ultra-small features enables increasing the

performance of these devices by exploiting the physical properties of the materials processed at

those nanoscale dimensions. In particular, MOSFET transistors of Schottky-Barrier (SB-MOSFET)

show a better performance compared to conventional planar MOSFET because of the many

advantages given by replacing Source/Drain (S/D) diffusions by metal electrodes. Among these

advantages are low parasitic S/D resistance, low-temperature processing for S/D formation,

elimination of parasitic bipolar action, and inherent physical scalability to sub 10nm gate-length

dimensions, which is due to the low resistance of metal and the atomically abrupt junctions

formed at the metal-silicon interface. All of these advantages enable an increase in the

performance of the transistors like obtaining a smaller sub-threshold slope (SS) compared to

conventional MOSFET devices. In this work a study of Schottky barrier Metal Oxide Semiconductor

Effect Transistor (SB MOSFET) is presented, which stars with CAD simulations (fabrication process,

performance and electrical characteristics modeling), the current mask layout, the complete

process of fabrication until the genera characterization for materials and final devices. First of all, a

study of different substrate surfaces is provided in order to ensure their thermal and chemical

stability and, thus, to obtain a proper metal-semiconductor interface passivation (from a FTIR

analysis). Then, a physical and electrical characterization of metal is provided in order to identify

the best option to serve as S/D/G (Source/Drain/Gate) electrodes at the transistor fabrication.

Later, Metal-semiconductor junctions are fabricated and characterized in order to guarantee

rectifier junctions, this by the Schottky barrier height modulation; which was crucial for the

fabrication and proper operation of the SB-MOSFET transistors. Then, two process of fabrication

are provided (they were limited to a maximum processing temperature of 250°C and 100°C

respectively), as well as the respective structures and they are correlated to the main parameters

obtained from SB-MOSFET transistor. Finally, transport mechanisms involved in the operation of

structures that form the transistor are analyzed and discussed as well as CAD simulations are

provided in order to explain the ON/OFF operation of the SB MOSFET. The CAD simulations were

performed with the aid of SILVACO (Atlas, Athena and DevEdit modules). In general, SB MOSFET

transistors present good operation characteristics after reduce the total process temperature to a

maximum of 100°C (which helps to keep the Schottky metal-semiconductor junction character in

S/D), where threshold voltage is gotten Vth=0.82 V as well as subthreshold slope SS= 82.6 mV/dec,

while the ratio ION/IOFF ~4 order of magnitude and subthreshold current of IOFF=1x10-11 – 2x10-10 A.

All of that shows the potential that these materials as well as their thermal processing control

(enabled by the use of ALD for the HfO2) have in order to generate SB-MOSFET transistors with

performance characteristics that overcome to conventional MOSFET transistors.

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Dedicatoria

Dedico esta tesis a mi novia:

María Xiadani Luna Reyes

A mi madre:

Ángela López Hernández

Y a mi hermana:

Lisbeth López López

MUCHAS GRACIAS POR TODO SU APOYO.

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Índice

Resumen…………………………………………………………………………………………………………………………………. i

Abstract ………………………………………………………………………………………………………………………………….. ii

1 Introducción ……………………………………………………………………………………………………………….……. 1

1.1 Evolución de tecnología MOS……………………………………………………………………………..………..….. 1

1.2 Física y química de la altura de barrera Schottky (SBH)……………………………………………….…….. 3

1.2.1 Defectos en la interfaz metal-semiconductor …………………………………….............……. 4

1.2.2 Modulación de la altura de barrera por pasivación y tratamiento térmico (TT) ...... 5

1.3 Teoría de operación del SB-MOSFET………………………………………………………………………….….….. 6

1.3.1 Principios de operación del SB-MOSFET ……………………………………………………………... 7

1.4 Ventajas y desventajas de SB-MOSFET………………………………………………………………………..….. 11

1.5 Comparativa de tecnologías MOS ……………………………………………………………………………….…… 12

1.5.1 Dispositivos MOSFET convencionales vs SB-MOSFETs estándar…………………………. 12

1.5.2 NMOSFET vs SB-NMOSFET INAOE ……………………………………………………………………… 13

1.6 Estado del arte del SB MOSFET ……………………………………………………………………………………….. 14

1.7 Justificación …………………………………………………………………………………………………………………… 16

1.8 Objetivos ………………………………………………………………………………………………………………………… 17

1.8.1 Objetivos generales ………………………………………………………………………………………….. 18

1.8.2 Objetivos específicos …………………………………………………………………………………………. 18

Referencias ……………………………………………………………………………………………………………………………..... 18

2 Metodología experimental ……………………………………………………………………………………………… 20

2.1 Simulaciones CAD ……………….…………………………………………………………………………………..……… 20

2.1.1 Arquitectura de dispositivo y materiales ………………………………………..……………….… 20

2.1.2 Modelos de transporte ……………………………………………………………………………………... 21

2.2 Flujo de procesamiento para dispositivos de barrera Schottky ……………………….…………...…. 22

2.2.1 Procesamiento de diodos Schottky...............................................……………………... 23

2.2.2 Procesamiento de SB-NMOSFET ……………………………………………………………………..… 24

2.2.3 Procesos gate-first vs gate-last ……………………………………………………………………….… 25

2.2.4 Evaporación por e-beam de Al, Ti, TiN …………………………………………………………...... 26

2.2.5 ALD para materiales de alta k …………………………………………………………………………… 27

2.2.6 Grabado de silicio con TMAH ………………………………………………………………….………… 28

2.2.7 Diseño y fabricación de mascarillas ………………………………………………………………….. 28

2.3 Técnicas de caracterización de material …………………………………………………………………………. 30

2.3.1 Espectroscopía FTIR …………………………………………………………………………………………. 30

2.3.2 Microscopía de fuerza atómica AFM …………………………………………………………………. 30

2.3.3 Microscopio electrónico de barrido SEM …………………………………………………………… 31

2.3.4 Técnicas de medición de resistividad ………………………………………………………….……. 32

2.4 Técnicas de caracterización de dispositivo …………………………………………………………….………… 33

2.4.1 Caracterización de diodos Schottky ……………………………………………………………….….. 33

v

2.4.2 Caracterización de capacitores MIS …………………………………………………………………… 34

2.4.3 Caracterización de SB-NMOSFET ……………………………………………………………………… 34

Referencias…………………………………………………………………………………………………………………………………. 34

3 Resultados y discusión ……………………………………………………………………………….……………………. 39

3.1 Análisis de superficie de substrato …………………………………………………………………………… ….. 39

3.2 Caracterización de materiales metálicos …………………………………………………………………….…. 40

3.2.1 Morfología del material …………………………………………………………………………………….. 40

3.2.2 Resistividad …………………………………………………………………………………………………….... 43

3.3 Caracterización de diodo Schottky en superficie plana ………………………………………………….. 44

3.3.1 Respuesta eléctrica de diodo Schottky ………………………………………………………………. 45

3.3.2 Modulación de altura de barrera ………………………………………………………………………. 48

3.4 Caracterización de diodo Schottky en cavidades ……………………………………………………………. 48

3.4.1 Morfología de diodo Schottky en cavidades ……………………………………………………… 49

3.4.2 Respuesta eléctrica de diodo Schottky en cavidades ………………………………………… 54

3.4.3 Modulación de altura de barrera ………………………………………………………………………. 55

3.5 Caracterización de SB-MOSFET de proceso 1 …………………………………………………………………. 55

3.5.1 Caracterización de diodo de fuente-drenaje ……………………………………………………... 56

3.5.2 Caracterización de MISCAP de compuerta ………………………………………………………... 56

3.5.3 Respuesta de transistor…………………………………………………………………………………..... 58

3.6 Caracterización de SB-MOSFET de proceso 2 …………………………………………………………………. 60

3.6.1 Caracterización de diodo de fuente-drenaje ……………………………………………………… 60

3.6.2 Caracterización de MISCAP de compuerta ………………………………………………………… 61

3.6.3 Respuesta de transistor …………………………………………………………………………………….. 63

Referencias ……………………………………………………………………………………………………………………………….. 67

4 Mecanismos de conducción ……………………………………………………………………………………………. 68

4.1 Simulaciones de diodos ………………………………………………………………………………………………… 68

4.2 Mecanismo de conducción en el capacitor MIS …………………………………………………………….. 68

4.3 Análisis de conducción de SB-MOSFET …………………………………………………………………………… 69

Referencias ………………………………………………………………………………………………………………………………… 70

5 Conclusiones y trabajo futuro ………………………………………………………………………………………….. 71

1

Capítulo 1 – Introducción

1.1 Evolución de tecnología MOS

En 1929, Walter Schottky confirmó la presencia de una barrera en una unión metal-semiconductor

M-S como un elemento de rectificación. Después, en 1947, William Shockley, John Bardeen y

Walter Brattain fabricaron un transistor de punto de contacto de germanio y demostraron que

este dispositivo exhibía una ganancia de potencia. En 1959 Jack Kilby presentó por primera vez un

Circuito Integrado (IC) el cual permitió la proyección de fabricación de grandes sistemas

interconectados [1]. En 1963, Steven Hofstein y Fredric Heiman publicaron un artículo sobre el

Transistor de Efecto de Campo Metal-Óxido-Semiconductor MOSFET sobre silicio, y en el mismo

año, Frank Wanlass propuso el primer circuito CMOS, el cual es una combinación de MOSFETs tipo

n y tipo p (Transistor de Efecto de Campo Metal-Óxido-Semiconductor Complementario). La

tecnología CMOS es usada para la fabricación de circuitos integrados, microprocesadores,

microcontroladores, sensores, memorias RAM (Memoria de Acceso Aleatorio) y muchos circuitos

digitales más. El MOSFET de tecnología planar presentó características muy interesantes tales

como: bajo consumo de potencia, bajo voltaje de operación, alta densidad de integración, alta

velocidad de respuesta, etc., lo cual hace conveniente el uso del MOSFET en el diseño electrónico

[2]. La figura 1.1 muestra la evolución de la tecnología MOS.

Fig. 1.1. Evolución de la tecnología MOS. a) MOSFET de tecnología planar. b) MOSFET con

tecnología High-K/Metal-Gate (HK/MG). c) MOSFET SOI (Silicon Sobre Aislante) Parcialmente

Agotado (PDSOI). d) MOSFET SOI Completamente Agotado (FDSOI)). e) MOSFET de barrera

Schottky SB-MOSFET. f) FinFET. g) FinFET comercial actual de 14 nm. h) Transistor MOS ideal [3].

2

Desde 1970 hasta la actualidad, la tecnología CMOS ha sido escalada de 3 µm a 14 nm, en

términos de la longitud de compuerta física conectando fuente y drenaje, la cual es la tecnología

comercial actual. Después, desde 2007 la tecnología HK/MG fue introducida con el nodo

tecnológico de 45 nm con la finalidad de minimizar la alta densidad de corriente de fuga en

compuerta presente en la tecnología SiO2/polisilicio. Sin embargo, esta nueva tecnología (basada

en materiales alternativos) presenta baja confiabilidad y problemas de degradación de canal. Con

el objetivo de continuar el escalamiento de los dispositivos MOSFET, vuelven a surgir nuevos

materiales y estructuras de dispositivos como los son las tecnologías de MOSFET SOI Parcialmente

Agotado y Completamente Agotado (PD-SOI MOSFET y FD-SOI MOSFET), donde los transistores

son fabricados con una película delgada de Silicio Sobre Aislante (SOI). El principal objetivo de la

tecnología SOI es el reducir las capacitancias parásitas donde el PD-SOI MOSFET presenta mejores

características en la región de subumbral como efecto de cuerpo reducido, mejor manejo de

corriente y características superiores en alta frecuencia, mientras que los dispositivos FD-SOI

MOSFET muestran ventaja en transconductancia, manejo de corriente y pendiente de subumbral

(SS). Otra estructura mejorada fue la de compuerta doble (DG) CMOS, donde una compuerta

adicional permite un mayor acoplamiento entre la compuerta y el canal (donde la alienación de

mascarillas resulta ser un problema importante). Después, aparecen los dispositivos FinFET, los

cuales muestran un mucho mejor desempeño de ganancia con voltaje de operación bajo (hasta

37% mejor que otras tecnologías tales como bulk, PD-SOI o FD-SOI así como más del 50% de

reducción de consumo de potencia con rendimiento constante). Los dispositivos FinFET han

mejorado las características de transición entre corriente de encendido y apagado, al presentar un

mayor manejo de corriente significando un gran impacto para los transistores. Finalmente, la

estructura que teóricamente ofrece el mejor control posible de la región de canal por compuerta

es el MOSFET de compuerta circundante.

En 1965 Gordon Moore hizo una observación acerca del número de transistores que podrían ser

integrados sobre un substrato semiconductor por pulgada cuadrada, en donde inicialmente

estableció que éste número se duplicaría cada 2 años (después, el número de dispositivos en un IC

tendría que duplicarse cada 18 meses). A esto se le llamó la ley de Moore [4]. Sin embargo, en

2015 la Guía Internacional de Tecnología para Semiconductores ITRS por sus siglas en inglés,

ajustó sus predicciones al establecer que el escalamiento se detendrá en el año 2021, ver figura

1.2a. No obstante, se espera que la densidad de transistores, para futuros circuitos integrados,

continúe incrementándose en el futuro siguiendo la tendencia de las últimas décadas. En este caso

para eliminar el problema de la falta de espacio de área, los productores de dispositivos de

memoria flash ya han demostrado y anunciado diversos productos, los cuales apilan múltiples

capas de dispositivos de memoria encima una de la otra en un solo circuito integrado, mostrando

un potencial importante para incrementar la densidad de dispositivos de memoria integrados en

un orden de magnitud, ver figura 1.2b.

3

Fig. 1.2 a) Predicciones de la ITRS con respecto a la ley de Moore, b) Tecnología de Bajo Costo

Escalable propuesta por Toshiba, BiCS por sus siglas en inglés [3].

En este trabajo se presenta un estudio sobre el SB-MOSFET, el cual presenta características que

permiten la continuación de la ley de Moore, tales como el hecho que no existe una región de

agotamiento en la regiones de fuente/drenaje S/D, además presenta parámetros de desempeño

mejorados como la pendiente de subumbral y menor voltaje de encendido, así también tiene bajas

temperaturas de procesamiento, requiere de un proceso más simple de fabricación en

comparación con el MOSFET convencional, al tener un menor número de mascarillas.

1.2 Física y química de la altura de barrera Schottky (SBH)

Cuando un metal entra en contacto íntimo con un semiconductor, se forma una barrera. Una vez

que esta estructura alcanza el equilibrio térmico, el nivel de Fermi debe de ser igual en ambos

materiales presentando una transferencia de carga neta en la interfaz. En el caso ideal, la

influencia de estados interfaciales y otras anomalías son inexistentes. En la figura 1.3a, se

muestras las estructuras de banda de una unión M-S en aislamiento térmico, en la figura 1.3b se

muestra el diagrama de bandas de una unión M-S tipo p en equilibrio térmico, en la figura 1.3c,d

se muestran las condiciones de polarización directa e inversa respectivamente.

Fig. 1.3. a) Estructuras de bandas de una unión M-S en aislamiento eléctrico, b) en equilibrio

térmico, c) con polarización directa y d) polarización inversa [5][6].

La región de agotamiento de un contacto metal-semiconductor es similar al de unión p-n abrupta

de un lado. Una unión metal-semiconductor (M-S) puede ser del tipo óhmica o rectificadora. Este

tipo de uniones pueden ser formados de manera general de 2 formas: por depósito de un metal

sobre la superficie de un semiconductor, o bien mediante un proceso de silicidación de una

porción del semiconductor. Para el proceso de depósito de metal, usualmente se forma una capa

4

interfacial, a diferencia del proceso de silicidación [5]. En éste trabajo las uniones M-S fueron

formadas por un procedimiento que combina pasivación y depósito de metal. Estas uniones tienen

diversas aplicaciones tales como fotodetectores, celdas solares, compuerta de Transistores de

Efecto de Campo Metal Semiconductor (MESFETs) por sus siglas en inglés, y como uniones de S/D

al semiconductor en SB-MOSFETs.

Los contactos óhmicos presentan características lineales o quasi-lineales corriente voltaje, es

decir, no necesariamente tienen características corriente-voltaje I-V lineales. Estos contactos

deben ser capaces de proveer la corriente necesaria al dispositivo, además la caída de voltaje a

través del contacto debe ser pequeña en comparación con la caída de voltaje a través de las

regiones activas del dispositivo. Para cada dispositivo hay al menos 2 contactos óhmicos M-S para

formar las conexiones. Por tanto, el contar con buenos contactos óhmicos es importante para

cualquier dispositivo semiconductor [5]. La resistencia de contacto específica Rc es una figura de

mérito importante, la cual puede ser definida como el recíproco de la derivada de la corriente

respecto al voltaje a través de la interfaz M-S ((𝑅𝑐 = (𝑑𝐽

𝑑𝑉)

𝑉=0

−1), la cual es una función de la altura

de la barrera (en cualquier régimen), la concentración de dopado (en emisión termiónica de

campo TFE y emisión de campo FE), y la temperatura (presentando mayor sensibilidad en emisión

termiónica TE y emisión termiónica de campo TFE).

1.2.1 Defectos en la interfaz metal-semiconductor M-S

La altura de barrera de un sistema M-S es determinada de manera general por la función trabajo

del metal ϕm, la función trabajo del semiconductor ϕSi y los estados en la interface Dit, con lo que

se determina si el contacto será del tipo óhmico o rectificador. La expresión general de la altura

puede ser obtenida con base en las siguientes 2 suposiciones: 1) existe contacto íntimo entre el

metal y el semiconductor con una capa interfacial de dimensiones atómicas, la cual será

transparente para los electrones pero puede soportar un potencial a través de ella, y 2) los

estados interfaciales por unidad de área por energía en la interface son una propiedad de la

superficie del semiconductor y son independientes del metal [5]. En la figura 1.4 se muestra un

diagrama de bandas de energía ideal de una estructura metal/semiconductor tipo n.

Fig. 1.4. Diagrama de bandas de energía de una contacto M-S tipo n con una capa interfacial

(vacío) de dimensiones atómicas [5].

5

De la figura 1.4, podemos observar el nivel neutral de estados en la interface φ0 (encima el

máximo de la banda de valencia Ev en la superficie del semiconductor), arriba del cual los estados

son del tipo aceptor y debajo del mismo los estados son del tipo donador. Cuando el nivel de

Fermi en la superficie coincide con este nivel neutral, la carga neta atrapada en la interfaz es igual

a cero. Éste nivel de energía tiende a estancar el nivel de Fermi del semiconductor (fenómeno de

Estancamiento del Nivel de Fermi FLP) en la superficie antes que el contacto a metal sea formado.

Hay dos casos límites para obtener la altura de barrera:

1. Cuando la densidad de estados atrapados en la interface →∞

𝑞𝜙𝐵𝑛0 = 𝐸𝑔 − 𝑞𝜙0 (1.1)

2. Cuando la densidad de estados atrapados en la interface →0

𝑞𝜙𝐵𝑛0 = 𝑞(𝜙𝑚 − 𝜒 ) (1.2)

Donde 𝜙𝐵𝑛0 es la altura de barrera en el contacto Schottky para silicio tipo n (n-Si) en equilibrio

térmico (sin voltaje de polarización), Eg es el bandgap del semiconductor (diferencia entre el

máximo de la banda valencia Ev y el mínimo de la banda de conducción Ec), 𝜙0 es el nivel neutral

de estados en la interface, 𝜙𝑚 es la función trabajo del metal y 𝜒 es la afinidad electrónica del

semiconductor.

En la ecuación 1.1 el nivel de Fermi en la interfaz se encuentra estancado por los estados en la

superficie en el valor 𝑞𝜙0 sobre la banda de valencia; para ambas ecuaciones 1.1 y 1.2 se

considera una barrera Schottky ideal, es decir, los efectos de estados en la superficie son

despreciables.

1.2.2 Modulación de la altura de barrera por pasivación y tratamiento térmico (TT)

Es importante señalar que el obtener una Altura de Barrera Schottky (SBH) ideal relacionada con

las primeras ecuaciones (1.1-1.2), es bastante complicado dada la cantidad de defectos presentes

en la interfaz M-S. Sin embargo, la modulación de la SBH puede llevarse a cabo mediante la

pasivación de la superficie del silicio (previo al contacto físico del metal con el semiconductor) o

bien mediante tratamientos térmicos (posterior al contacto físico del metal con el semiconductor).

En [7] se reporta que la altura de barrera ϕbn para una estructura Al/SiOx/n-Si (justo después de la

evaporación del metal y medido por curvas capacitancia-voltaje C-V) decrece con el incremento

del espesor del óxido formado en la interfaz, mientras que para la altura de barrera ϕbp en una

estructura Al/SiOx/p-Si se presenta un comportamiento contrario, ver figura 1.5a. Por otro lado,

también se reporta un efecto de envejecimiento a temperatura ambiente, de forma tal que la

altura de barrera encontrada son modificadas, ver figura 1.5b, donde inicialmente φbn se

encuentra alrededor de 0.45eV (óxido de 20 Å) incrementándose con el tiempo a 0.7 eV mientras

que ϕbp presenta una tendencia opuesta. Este efecto de envejecimiento es acelerado por una

tratamiento térmico de baja temperatura (T=150°C). En ambos casos las alturas de barrera

alcanzan un valor de saturación, ver figura 1.5(b-c).

6

Fig. 1.5 a) Altura de barrera Schottky, φbn (M/n-Si) y φbp (M/p-Si) contra espesor de óxido d. b)

Variaciones de la altura de barrera de la estructura Al/n-Si con envejecimiento a temperatura

ambiente y a 150°C. c) Variaciones de la altura de barrera de la estructura Al/p-Si con

envejecimiento a temperatura ambiente y a 150°C [7].

Por otro lado, después de aplicar un tratamiento térmico por encima de los 350°C sobre una unión

M-S tipo n, ϕbn incrementa de manera importante, mientras que para un semiconductor tipo p,

φbp se reduce rápidamente, ver figura 1.6a. El incremento en ϕbn (o decremento en ϕbp) depende

fuertemente del espesor de aluminio, siendo más pronunciado con películas de aluminio de mayor

grosor. Con éste se comprueba que ϕbn y ϕbp dependen fuertemente de la temperatura del TT

arriba de 350 °C. Por otro lado a mayores temperaturas de TT se visualiza un incremento en la

penetración de aluminio dentro del silicio, ver figura 1.6b.

Fig. 1.6 a) Cambios en las alturas de barrera φbn y φbp para el depósito de Al sobre n-Si y p-Si

respecto a tratamientos térmicos a varias temperaturas. b) Concentraciones relativas de al y Si

cerca de la interface antes y después del TT a 550°C, determinadas por espectroscopía de

electrones Auger [7].

1.3 Teoría de operación del SB-MOSFET

EL SB-MOSFET presenta regiones de fuente/drenaje S/D metálicas en lugar de regiones dopadas,

donde silisuros metálicos (aleaciones de metal-silicio) son usados frecuentemente debido a su

habilidad para modular la SBH así como su estabilidad termodinámica. El diagrama esquemático

7

de un SB-MOSFET fue presentado en la figura 1.1e. A pesar de tener una estructura similar a la del

MOSFET convencional (con regiones S/D dopadas), los mecanismos físicos de conducción entre

una unión M-S son diferentes a aquellos presentes en una unión p-n. Sin embargo, con una

selección apropiada de metal, se puede formar una unión tipo rectificador con propiedades de

transporte similares. Es importante señalar que cualquier substrato puede ser utilizado para la

fabricación del SB-MOSFET. Así también, el proceso del SB-MOSFET es compatible con cualquier

tecnología de óxido de compuerta tales como SiO2, dieléctricos de alta k, etc., así como es

compatible con procesos de compuerta metálica o de polisilicio. Sugino et. al. [8] y Swifhun et. al.

[9] notaron que el SB-MOSFET es capaz de eliminar la acción bipolar parásita, demostrándolo con

una estructura CMOS teniendo un dispositivo SB-PMOS y uno NMOS convencional, el cual

presentó inmunidad al efecto de latch-up.

1.3.1 Principios de operación del SB-MOSFET

Fig. 1.7 Diagrama de bandas de energía mostrando los principios de operación del SB-NMOSFET. a)

Vs=Vg=Vd=0, estado de apagado para SB-NMOS, se muestra la barrera Schottky para electrones

ϕBn y para huecos ϕBp. b) Vs=Vg=0, Vd>0, estado de apagado para SB-NMOS, se muestran los

mecanismos de transporte para las densidades de corriente JTE, JTFE and JFE. c) Vs=0, Vg<0 y Vd>0,

estado de apagado para SB-NMOS. d) Vs=0, Vg>0, Vd>0, estado de encendido para SB-NMOS [10].

En la figura 1.7 se muestran las bandas de energía para SB-NMOSFET para 4 estados, los primeros

tres en apagado y el último en encendido (en todos los casos se supone la fuente y el cuerpo

conectados a un potencial igual a cero); donde el primer estado se encuentra sin polarización

alguna; el segundo estado presenta polarización en drenaje mayor a cero Vd>0 mientras la

compuerta no es polarizada; en el tercer estado Vd>0 mientras que Vg<0, donde se presenta

corriente de fuga debido a que la barrera es adelgazada y los huecos son capaces de atravesarla;

finalmente, en el cuarto estado Vd>0 y Vg>0 con lo que el transistor pasa al estado de encendido.

8

La conducción de corriente de dispositivos SB-NMOS depende en la altura de barrera Schottky y la

aplicación de voltaje en compuerta; entre menor sea la SBH para electrones ϕBn (y mayor la SBH

para huecos ϕBn) habrá una mayor corriente en encendido ION en el SB-NMOS. De la misma forma

una mayor SBH para huecos en la región de drenaje (ϕBp) restringe la conducción ambipolar del

dispositivo [10].

La densidad de corriente en la fuente es la suma de la emisión termiónica TE (la cual es emisión

encima de la barrera), la emisión de campo FE y termiónica de campo TFE (la cual es a través de la

barrea), Jfuente=JTE+JTFE+JFE. Cuando un campo eléctrico bajo (E) es aplicado entre los electrodos de

fuente y drenaje, JFE y JTFE son despreciables, sin embargo, cuando la compuerta es polarizada en la

condición de encendido y E incrementa, TE permanece constante mientras FE y TFE dominan el

transporte. Por ello, este tipo de dispositivos son llamados emisión de campo.

Estado de pagado OFF

Al igual que cualquier tecnología MOSFET, la corriente de apagado IOFF es dominada por 3

componentes 1) la corriente de fuga de drenaje inducida por compuerta IGIDL, 2) la corriente de

fuga de unión Ij y la corriente de fuga por emisión termiónica Ith en las regiones de S/D.

𝐼𝑂𝐹𝐹 = 𝐼𝐺𝐼𝐷𝐿 + 𝐼𝑗 + 𝐼𝑡ℎ (1.3)

Para dispositivos NMOS, IGIDL es causada por el tuneleo de huecos dado lo angosto de la barrera

Schottky SB en drenaje, lo cual fue inducido por compuerta (todo esto en estado de apagado). La

cantidad de huecos tuneleando desde el drenaje también es sensible a la SBH y al ancho de la

región de agotamiento D/p-Si, los cuales están en función del bandgap del semiconductor y del

voltaje de drenaje respectivamente. En dispositivos PMOS, el tuneleo de electrones desde el

drenaje contribuye a la corriente IGIDL.

La corriente de fuga de unión Ij es causada por la polarización del diodo Schottky en inversa en el

electrodo de drenaje. Este componente puede ser reducido al optimizar la concentración de

dopado del substrato o usando obleas SOI. La componente más significativa para la corriente de

fuga para la tecnología SB-CMOS es la corriente de fuga por emisión termiónica de fuente a

drenaje Ith [11]. Se desean corriente de fuga bajas para aplicaciones prácticas.

Estado encendido ON

Cuando un campo eléctrico fuerte está presente entre las regiones de fuente y drenaje,

prácticamente toda la corriente emitida por la fuente es debido a la emisión de campo de los

portadores que tunelean a través de la SB, al igual la emisión termiónica sobre la SB es posible. Por

ello, IFE and ITE contribuyen al total de la corriente en este estado. En los diodos Schottky de las

regiones de S/D los portadores mayoritarios son los responsables del transporte de corriente [5].

La figura 1.8 se muestran 6 procesos de transporte bajo la polarización directa de un diodo

Schottky, los cuales son emisión termiónica, emisión termiónica de campo, emisión de campo,

recombinación en la región de carga espacial, difusión de electrones y difusión de huecos.

9

Entonces, cuando la fuente inyecta portadores al canal de un SB-MOSFET, estos procesos están

presentes durante ese proceso.

Fig. 1.8. Se presentan 6 procesos de transporte para un diodo Schottky en polarización directa. 1)

Emisión Termiónica TE, 2) Emisión Termiónica de Campo TFE, 3) Emisión de Campo FE, 4)

recombinación, 5) difusión de electrones, d) difusión de huecos.

Emisión termiónica. Éste transporte incluye 2 mecanismos básicos, a) cuando los portadores

atraviesan la región de agotamiento (arrastre o difusión) y b) cuando los portadores pasan por

encima de la barrera (TE). De los dos, la emisión termiónica es el proceso que domina en la

fronteras M-S, tomando en cuenta un semiconductor moderadamente dopado así como

temperaturas moderadas.

La emisión termiónica se puede expresar de la siguiente manera [5]:

𝐽 = [𝐴∗𝑇2 exp (−𝑞𝜙𝐵

𝑘𝑇)] [exp (

𝑞𝑉

𝑛𝑘𝑇) − 1] (1.4)

Donde A* es la constante de Richardson, φB la altura de barrera efectiva y n el factor de idealidad.

Emisión de campo y termiónica de campo. Está corriente de tuneleo se vuelve dominante con

semiconductores altamente dopados o a muy bajas temperaturas [5]. La Emisión de Campo FE y la

Emisión Termiónica de Campo TFE son causadas por tuneleo de portadores cuyas energías son

menores al máximo de la energía de la barrera. La principal diferencia es que la FE es debido a

portadores con energía cercana al nivel de Fermi en el semiconductor, mientras que TFE es debido

a portadores excitados térmicamente y cuya energía se encuentra entre el máximo nivel

energético de la barrera y el nivel de Fermi. En este sentido TFE es altamente dependiente de

temperatura. Una explicación detallada acerca del desarrollo del tuneleo a través de la SB puede

ser encontrada en [5] y [12]. En condiciones de polarización directa, la corriente debido a FE es

dada por:

𝐽𝐹𝐸 =𝐴∗∗𝑇𝜋exp [

−𝑞(𝜙𝐵𝑛) − 𝑉𝐹𝐸00

]

𝑐1𝑘𝑠𝑖𝑛(𝑘𝑇) (1.5)

10

Donde A** es la constante de Richardson reducida, 𝑐1 =1

2𝐸00log[

4(𝜙𝐵𝑛−𝑉𝐹)

−𝜙𝑛] y finalmente

𝐸00 =𝑞ℎ

2√

𝑁

𝑚∗𝜀𝑠. Por otro lado, la corriente debido a TFE es dada por:

𝐽𝑇𝐹𝐸 =𝐴∗∗𝑇√𝜋𝐸00𝑞(𝜙𝐵𝑛−𝜙𝑛−𝑉𝐹)

𝑘𝑐𝑜𝑠𝐸00𝑘𝑇

exp [−𝑞𝜙𝑛

𝑘𝑇−

𝑞(𝜙𝐵𝑛−𝜙𝑛)

𝐸0]exp (

𝑞𝑉𝐹

𝐸0) (1.6)

Donde 𝐸0 = 𝐸00 coth(𝐸00

𝑘𝑇).

De todos estos conceptos y ecuaciones, es importante identificar las contribuciones de corriente

TE, TFE o FE en la corriente total del dispositivo. Esto se puede ver en una gráfica Id-Vg como

sigue:

Fig. 1.9. Mecanismos de transporte identificados en una curva Id-Vg de un SB-NMOSFET [13].

De la figura 1.9, se pude observar el comportamiento de la corriente de un dispositivo SB-NMOS.

Donde al principio de muestra la corriente de fuga (revese leakage) en estado apagado OFF. A

continuación se visualiza la emisión termiónica, seguida de la emisión termiónica de campo, y

finalmente aparece la corriente por emisión de campo. Cada uno de estos mecanismos presenta

una pendiente diferente. Una vez que los portadores llegan al canal, el transporte de portadores

es gobernado por difusión y arrastre hasta que los portadores llegan a la interfaz entre el canal y el

drenaje.

El comportamiento lineal de la emisión termiónica en la escala logarítmica, evidencia una

dependencia exponencial con el voltaje de compuerta. Esto significa que este régimen es

fuertemente afectado por la SBH (ver figura 1.7d), alterando la pendiente de subumbral SS, la cual

es un parámetro que cuantifica qué tan rápido se lleva a cabo la transición de apagado a

encendido con respecto al voltaje de compuerta. La SS es definida como el cambio necesario en el

voltaje de compuerta necesario para inducir un cambio en la corriente de drenaje de un orden de

magnitud, la cual está dada por la siguiente expresión [5]:

𝑆𝑆 = (ln 10)𝑑𝑉𝑔𝑠

𝑑(ln 𝐼𝑑)= (log 10) (

𝑘𝑇

𝑞) (1 +

𝐶𝐷𝑚

𝐶𝑜𝑥) (1.7)

11

Donde Cox es la capacitancia de óxido y CDm es la capacitancia de agotamiento del cuerpo, T es la

temperatura y el resto son constante fundamentales. Lo anterior indica que SS tiene una

dependencia directa de la geometría del transistor como la longitud de canal (Lg) y el ancho de

canal (Wg), lo cual representa el área del capacitor de compuerta, resultando en obtener un

mayor o menor Cox.

1.4 Ventajas y desventajas de SB-MOSFET

Es claro que debido a diversos problemas causados por las condiciones de dopado en S/D como la

falta de control de implantaciones en dimensiones pequeñas con uniones ultra superficiales,

variaciones de dopado en longitudes de canal corto, etc., el Transistor de Efecto de Campo Metal

Óxido Semiconductor de Barrera Schottky (SB-MOSFET) surge como una opción para superar éstas

y otras dificultades. En estos dispositivos, los problemas asociados con el dopado son

completamente eliminados debido a la formación de contactos metálicos S/D. Uno de los

principales beneficios del SB-MOSFET es la reducción de la región de agotamiento de la unión

entre S/D y el cuerpo, debido a que esta región de agotamiento ahora solo se encontrará del lado

del semiconductor, mientras que en el lado del metal no presenta alguna región de agotamiento.

Por otro lado, la barrera Schottky presente en la interface entre S/D metálicos y el canal en el

semiconductor permite contar con una barrea de potencial para los portadores en estado de

apagado, por tanto permite tener un mayor control sobre la corriente de fuga en estado de

apagado en dispositivos de canal corto.

Desde el punto de vista de procesamiento, se logra una reducción dramática de temperatura de

formación (T<600°C), causando menos daño a los materiales en el canal por tanto mejora la

movilidad. Al contar con un proceso de bajo budget térmico permite la integración de materiales

tales como dieléctricos en compuerta de alta k, compuerta metálica, etc., lo cual nos lleva a otra

ventaja importante como lo es la reducción de corriente de fuga, bajo consumo de potencia, y

mayor movilidad efectiva de portadores. Esto permite una natural evolución a la tecnología SOI.

Las uniones M-S también permiten eliminar la acción parásita bipolar y el latchup; así también son

menos sensibles al ruido causado por efectos de radiación. El SB-MOSFET permite contar con

procesos más simples, con menor número de mascarillas por tanto menor costo de manufactura, y

menores temperaturas de proceso de formación para S/D. El proceso de fabricación del SB-

MOSFET es completamente compatible con las fábricas existentes de circuitos CMOS de silicio y no

requiere de un equipamiento sofisticado [13]. Así también, en la mayoría de los casos el traslape

entre la compuerta y las regiones de fuente/drenaje se reduce al mínimo, por tanto, reduciendo

capacitancias parásitas. El SB-MOSFET presenta una menor pendiente de subumbral SS que el

MOSFET convencional, e incluso menor que otros tecnologías propuestas para mejorar dicho

parámetro, como las son Tunnel FETs (TFET) basada en tuneleo banda a banda, la cual ha

demostrado SS por debajo de 30 mV/dec (sin embargo, la SS presenta alta sensibilidad al voltaje

de compuerta por lo que llega a tener en promedio un alto valor en SS sobre toda la región de

subumbral) y la tecnología MOS de impacto de ionización (IMOS) capaz de alcanzar hasta 5mV/dec

basado en ruptura de avalancha (aunque requiere altos Vd y sufre de problemas de confiabilidad)

[14][15][16][17].

12

A pesar de los beneficios mencionados anteriormente, existen algunos problemas con los SB-

MOSFETs. El primero se refiere a la complejidad de realizar un proceso CMOS puesto que

requieren de 2 metales diferentes en S/D para el canal tipo p y tipo n, teniendo en la mayoría de

los casos diferentes límites de temperatura. Por ejemplo [6] mostró que el aluminio comienza a

difundirse dentro del silicio con temperaturas relativamente bajas (T<500°C), ver la figura 1.6b.

Una de las desventajas más críticas del SB-MOSFET, es el hecho que presenta una baja razón de

ION/IOFF (dada la barrera intrínseca de la unión M-S), lo cual influye en la inyección de portadores

desde la fuente al canal. IOFF también es afectada dado que puede presentar alta corriente de fuga

por los diferentes mecanismos de conducción explicados anteriormente. Por otro lado a pesar de

tener un menor número de pasos de fotolitografía, la correcta alineación de las mascarillas se

vuelve crítica y puede afectar seriamente el desempeño del transistor. En un proceso de gate-last

(donde la compuerta se forma después de las regiones de S/D) la correcta alineación entre

mascarillas es crucial para el mejoramiento en el desempeño de los dispositivos.

Por otro lado, a pesar de que el bajo budget térmico podría considerarse como ventaja, también

resulta tener un lado negativo, ya que en un proceso de gate-last, el depósito de ALD puede llegar

a dañar las uniones Schottky formadas previamente, aun cuando el depósito se realice en

condiciones de temperaturas moderadas, dadas las condiciones de alto vacío. Además los

tratamientos térmicos también pueden dañar al diodo Schottky, por ejemplo una aleación por

Forming-Gas FG normalmente es usada para pasivar los defectos en la interfaz entre el óxido de

alta k y el semiconductor. Por otro lado los metales pueden llegar a presentar alta porosidad en

regiones de S/D/G., haciendo al SB-MOSFET muy dependiente de las condiciones de metalización

(evaporación por e-beam, sputtering, etc.). Otra desventaja puede ser la alta resistencia en

dispositivos de dimensiones pequeñas, lo cual es debido a la reducción del área en S/D

incrementando exponencialmente la resistencia de contacto Rc. En este sentido, silisuros como

NiSi pueden ser considerados con la finalidad de minimizar el incremento en Rc en dimensiones

pequeñas, sin embargo esto implica un compromiso en el costo de procesamiento y/o desempeño

del dispositivo.

1.5 Comparativa de tecnologías MOS

1.5.1 Dispositivos MOSFET convencionales vs SB-MOSFETs estándar

A continuación se presentan ejemplos de la tecnología de NMOSFET convencional y un SB-

NMOSFET estándar. En donde se pueden se pueden apreciar un comportamiento típico de estas

tecnologías.

13

Fig. 1.10 a) Curvas Id-Vg e Id-Vd (normalizados) que comparan la pendiente de subumbral de

mediciones experimentales y curvas de simulación con un interfaces ideales y degradados para

dispositivos de alta k para NMOSFET. b) curvas Id-Vg e Id-Vd para un SB-NMOSFET con regiones de

S/D de DySi2-x,[18][19]

Dispositivo Vth (V) SS (mV/dec) W/L (µm/µm) µeff (cm2/Vs)

NMOSFET [18] 1.1 150 100/4 40

SB-NMOSFET [19] 0.56 80 400/4 -

Tabla 1.1 Comparación de parámetros de NMOSFET y SB-NMOSFET.

De la figura 1.10 y la tabla 1.1 se puede observar que una de las principales ventajas en cuanto a

desempeño es la pendiente de subumbral, la cual llega a reducirse considerablemente para el SB-

MOSFET, mientras que el voltaje de encendido Vth también muestra una reducción importante de

más de 50%.

1.5.2. NMOSFET vs SB-NMOSFET INAOE

Ahora se presenta una comparación entre el MOSFET y el SB-MOSFET fabricados en INAOE. En la

figura 1.11 se presentan las curvas características del transistor MOSFET tipo n, el cual presenta los

siguientes parámetros: Vth= 1.94353V, gmmax= 374460 µS/µm, SS= 139.39 mV/dec y una razón de

ION/IOFF de alrededor de 4 órdenes de magnitud y una corriente de fuga de 5x10-9A.

14

Fig. 1.11. a) Curvas Id-Vg y b) curvas Id-Vd para un MOSFET convencional fabricado en INAOE

(W/L = 10/10) (Proceso Kendall 0°).

A continuación se presentan las curvas características del transistor SB-NMOSFET fabricado en

INAOE, el cual presenta parámetros tales como Vth=0.82 V, SS= 82.6 mV/dec, razón ION/IOFF

alrededor de 4 órdenes de magnitud y corriente de apagado IOFF = 1 x10−11 – 2 x 10−10 A, y 22700

µS/µm de transconductancia, además presenta un budget térmico de 100°C.

Fig. 1.12. a) Curvas Id-Vg, b) curvas Id-Vd para el transistor SB-NMOFET (W/L=60/30).

1.6 Estado del arte del SB MOSFET

En la actualidad hay diversos trabajos reportados en la literatura sobre los nuevos desarrollos de

SB-MOSFET con tecnología MG/HK. Estos dispositivos presentan óptimos valores de en voltaje de

umbral Vth, SS, movilidad, razón ION/IOFF, transconductancia gm, voltaje de ruptura en el capacitor

VBD, etc. En este sentido la tabla 1.2 y 1.3 presentan una comparativa de las características de

operación de dispositivos integrados SB-PMOS Y SB-NMOS respectivamente.

15

Tabla 1.2. Comparativa de características de operación de dispositivos integrados SB-PMOS. Los

dispositivos resaltados en gris se realizaron a altas temperaturas (T>950°C)[20].

Tabla 1.3. Comparativa de características de operación de dispositivos integrados SB-NMOS [11].

De acuerdo con las tablas 1.2 y 1.3 las relaciones ION/IOFF son de aproximadamente 4 órdenes de

magnitud, además para el caso de dispositivos SB-NMOS solo se alcanza hasta los 150 mV/dec.

Uno de los estudios más prometedor es el presentado por Zhang en 2014, quien propone una

estructura FinFET capaz de alcanzar una SS de hasta 6mV/dec en promedio. En la figura 1.13a se

muestra la estructura de FinFET propuesta, la cual incluye un electrodo extra con la finalidad

controlar la barrera Schottky, mientras que la compuerta y las regiones de S/D permaneces como

un FinFET convencional. En la figura 1.13b se muestras las curvas características del dispositivo. En

la figura 1.13c se muestran las condiciones de Vd en las que el dispositivo alcana una SS promedio

de hasta 6mV/dec. Para la fabricación de este dispositivo se utilizó una compuerta de polisilicio así

como SiO2 (15 nm) para el óxido de compuerta. En este dispositivo la polarización en la barrera

interfaz M-S modula la altura de ésta, mientras que la compuerta controla el potencial en al canal

para encender o apagar el dispositivo.

16

Fig. 1.13. a) Esquema del FinFET propuesto. En violeta la región de Polarización de la Barrera

Schottky (SBB) para modular la altura de ésta. En rojo la compuerta para controlar el canal de

conducción. b) Curvas características de transistor en operación de bajo voltaje. c) Curvas

características de transistor a diferente Vd a temperatura ambiente. El doble barrido mostrado en

el cuadro interior muestra una histéresis despreciable.

En la figura 1.14a se muestran los pasos de fabricación del dispositivo, el cual presenta baja

corriente de fuga, alta razón ION/IOFF (0.06 pA/μm, 107 @VDS=5V y ~3 fA/μm, 108 @VDS=1V) lo cual

es idóneo para aplicaciones de bajo consumo de potencia [17].

Fig. 1.14. Proceso de fabricación del dispositivo propuesto por Zhang; a) Flujo de proceso, b)

Imagen SEM del fin, Hfin=340 nm, Wfin después del grabado del fin son 50 nm, 60 nm and 70 nm.

c) Imagen SEM del dispositivo final, Lgate=200 nm, Tox ~15 nm. Longitud total de ~600 nm, el

ancho final Wfin son 40 nm, 50 nm y 60 nm considerando el silicio consumido durante la

oxidación.

[17] presenta un resumen de tecnologías diferentes con diferentes principios de operación el cual

es mostrado en la tabla 1.4.

17

Tabla 1.4. Comparativa del estado del arte entre diferentes tecnologías con SS debajo de 60

mV/dec [17].

Como se puede apreciar en la tabla 1.4 el dispositivo presentado por Zhang presenta los mejores

promedios en el parámetro de la pendiente de subumbral, además llega a presentar hasta 7

órdenes de magnitud en la relación ION/IOFF. De manera que se vuelve a comprobar que los

transistores con regiones metálicas en S/D presentan un gran potencial para reducir

drásticamente la pendiente de subumbral.

1.7. Justificación

Desde la invención del MOSFET, uno de los principales retos de la electrónica digital está enfocado

a mejorar su desempeño y al mismo tiempo su rápida miniaturización, siendo esto una de las

principales ramas de la investigación de la electrónica. Sin embargo, el MOSFET convencional

presenta un gran impedimento para ello, esto debido a su pendiente de subumbral, definida como

la razón de cambio de la corriente de drenaje sobre el cambio en el voltaje de compuerta en el

régimen semi logarítmico, la cual está limitada a 60mV/dec. Lo cual impide que la conmutación

entre apagado y encendido sea más rápida. La pendiente de subumbral se define de la siguiente

manera:

𝑆𝑆 = (ln 10)𝑑𝑉𝑔𝑠

𝑑(ln 𝐼𝑑)= (log 10) (

𝑘𝑇

𝑞) (1 +

𝐶𝐷𝑚

𝐶𝑜𝑥) (1.8)

Donde Cox es la capacitancia de óxido y CDm es la capacitancia de cuerpo, T la temperatura y el

resto constantes fundamentales. Finalmente cuando Cox tiende a infinito a temperatura ambiente

SS converge en 60 mV/dec.

Por otro lado debido al escalamiento de los dispositivos MOSFET, los niveles de voltaje y el óxido

de compuerta deben de ser reducidos en una razón similar, para alcanzar inversión de canal, sin

embargo a espesores de SiO2 muy delgados se presenta el tuneleo quantum mecánico, de ahí la

importancia de trabajar con dieléctricos de alta k para prevenir la alta corriente de fuga.

Por ello se propone la estructura SB-NMOSFET con tecnología de compuerta MG/HK el cual de

acuerdo a literatura presenta una pendiente de subumbral muy menor a la del MOSFET

18

convencional, además de menor Vth. Además presenta un budget térmico bajo y en general

cuenta con un menor número de mascarillas haciendo el proceso más simple.

1.8 Objetivos

1.8.1 Objetivos generales

Diseñar, fabricar y caracterizar un transistor de efecto de campo metal oxido semiconductor de

barrera Schottky tipo n (SB-MOSFET) con un proceso simple, de bajo costo y repetitivo.

1.8.2 Objetivos específicos

Caracterizar de manera adecuada el aluminio para fabricar los contactos Schottky.

Asegurar la correcta modulación de la altura de barrera.

Incorporar la tecnología de ALD para obtener el óxido de compuerta con un proceso

compatible de INAOE.

Caracterizar el SB.MOSFET extrayendo sus principales parámetros.

Obtener una pendiente de subumbral <100 mV/dec para obtener un dispositivo de rápida

conmutación.

Obtener un voltaje de encendido Vth<1 V para que pueda funcionar con voltajes de

operación relativamente bajos.

Identificar los mecanismos de conducción presentes en la operación del dispositivo.

Realizar simulaciones CAD para el dispositivo SB-MOSFET.

Referencias

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pp. 648-654, 1976.

[2] A. Singh, S. Singh, “Evolution of CMOS Technology Past, Present and Future”, IJERT, vol. 5,

pp. 304-307, 2016.

[3] ITRS. “International technology roadmap for semiconductors 2.0”, (2015).

[4] G. Moore. Cramming more components onto integrated circuits. IEEE, vol. 86, pp. 82-85,

1965.

[5] S. M. Sze Physics of Semiconductor Devices. John Wiley Sons, Inc. 3rd ed., 2007.

[6] T. Raymond T. Applied Physics Reviews. 1, 011304, (2014).

[7] H. Card . Aluminum-silicon Schottky barriers and ohmic contats in integrated circuits”. IEEE

TED. Vol. 53. 538-544, 1976.

19

[8] M. Sugino, L. A. Akers, and M. E. Rebeschini, “CMOS latch-up elimination using Schottky

barrier PMOS,” in IEDM Tech. Dig., pp. 462–465, 1982.

[9] Saraswat, and R. W. Dutton, “A VLSI-suitable Schottky-barrier CMOS process,” IEEE Trans.

Electron Devices, vol. ED-32, no. 2, pp. 194–202, 1985.

[10] S.-P. Yeh, et. al. “Latent noise in Schottky barrier MOSFETs” J. of Statical Mechanics: theory

and experiments.” 1742-5468/01/P01036, 2009.

[11] J. M. Larson “Overview and Status of Metal S/D Schottky -Barrier MOSFET Technology.”

IEEE TED. Vol.53. 1048-1058, 2006.

[12] F. A. Padovani. “Field and Thermionic-Field Emission in Schottky barriers. Solid-State

Electronics”, vol. 9, pp.695-70, 1966.

[13] D. Pearman. “Electrical Characterization and Modelling of Schottky barrier metal

source/drain MOSFETs”, The University of Warwick, 2007.

[14] K. Tomioka, M. Yoshinura, et. al. Integration of III-V nanowires on Si: From high-

performance vertical FET to steep-slope switch IEDM Tech. Dig., pp. 88-91, 2013.

[15] A. Villalon, et al., “First demonstration of strained SiGe Nanowires TFETs with Ion beyond

700uA/um,” VLSI Tech Symp., 2014.

[16] E.-H. Toh, et al., “Impact ionization nanowire transistor with multiplegates, silicon-

germanium impact ionization region, and sub-5 mV/decade subtheshold swing,” IEDM

Tech. Dig., pp. 195-198, 2007.

[17] Zhang Jiang. “Schottky-Barrier Silicon FinFET with 6.0 mV/dec Subthreshold Slope over 5

Decades of Current”. IEDM. 75-76. 2014

[18] F. Zaunert, et. al. “Evaluation of MOSFETs with crystalline high-k gate-dielectrics: device

simulation and experimental data” J. of telecommunications and information technology.

pp. 78-85, 2007.

[19] S. Zhu, et. al. “Schottky-Barrier S/D MOSFETs With High-K Gate Dielectrics and Metal-Gate

Electrode” IEEE Electron Device Letters, vol. 25, pp. 268-270, 2004.

[20] S. Deleonibus. “Intelligent integrated systems devices, technologies, and architectures”

Taylor & Francis group. 2013.

20

Capítulo 2 – Metodología experimental

2.1. Simulaciones CAD

Las simulaciones de proceso basado en la física, predicen las estructuras que resultan de procesos

específicos así como su respuesta eléctrica. Esto se realiza mediante la solución de ecuaciones que

describen la física y la química de procesos de semiconductores. Con la finalidad de entender

completamente el comportamiento del proceso de fabricación así como de la respuesta de

dispositivos, las simulaciones CAD son necesarias. Para este trabajo se usaron distintos módulos

de Silvaco, tales como Athena, DevEdit y Atlas, para poder simular los dispositivos de barrera

Schottky así como el MOSFET convencional.

2.1.1. Arquitectura de dispositivo y materiales

Para el propósito de este trabajo, diferentes arquitecturas fueron simuladas con el propósito de

realizar una comparación entre éstas tecnologías. La primera arquitectura estudiada fue el diodo

de unión p-n (figura 2.1a), el cual fue simulado usando como substrato silicio tipo p ligeramente

dopado (2.65x1016 cm-3 el cual es el dopado de las obleas en INAOE) en unión con un región

fuertemente dopada tipo n+ (1x1020 cm-3), la definición de la estructura y el análisis eléctrico se

realizó en Atlas. Después, se simularon los diodos Schottky, bajo dos condiciones 1) diodos

Schottky fabricados sobre superficies planas (figura 2.1b) y 2) diodos Schottky fabricados en

cavidades (figura 2.1c). En ambos casos se utilizó una estructura tipo Al/p-Si(100), el substrato fue

simulado con moderado dopado (2.65x1016 cm-3). Para los diodos en cavidades fue requerido

grabar el silicio con el propósito de obtener la forma de pirámides invertidas. Después, se simula el

depósito de aluminio el cual es grabado de tal manera que las cavidades son rellenadas

perfectamente, es decir, no hay desbordamiento de material fuera de las cavidades ni falta de

material para completar el llenado. La respuesta eléctrica para los diodos p-n y Schottky fue

obtenida con los siguientes modelos de transporte conmob, fldmob, srh, auger y bgn y resueltos

con el método de Newton.

Fig. 2.1 a) Esquema de diodo de unión p-n, b) esquema de diodo Schottky en superficie planas, c)

esquema de diodo Schottky en cavidades.

Una vez que los diodos fueron simulados, se realizaron simulaciones del MOSFET convencional y

del SB-NMOSFET. Para el MOSFET convencional se siguió un proceso de tipo gate-first (donde la

compuerta se define antes que las regiones S/D. La estructura fue simulada en el módulo de

21

Athena mientras que la respuesta eléctrica se obtuvo con el módulo de Atlas; primero se realiza

una implantación de tipo p, después se crece un el óxido de compuerta SiO2 a 1000°C en ambiente

de oxígeno seco. Después, des posita y se graba el polisilicio para formar la compuerta. Después se

implanta fósforo y se realiza un proceso de activación a 900°C. Finalmente se deposita y se graba

aluminio para formar los contactos de S/D. ésta estructura se simuló con 2 longitudes de canal

(1µm y 10 µm). para extraer la respuesta eléctrica del MOSFET convencional se utilizaron los

modelos Lombardi (CVT) y srh. Se obtuvieron las curvas características del transistor (Id-Vg e Id-

Vd).

Para la simulación del SB-NMOSFET igual se utilizó un substrato ligeramente dopado, tipo p; en

donde se simuló un proceso del tipo gate-last (donde la compuerta se define después de la

formación de las regiones S/D), la estructura fue simulada con el módulo de Athena; donde en

primer lugar se formaron las cavidades con una profundidad de 500nm, obteniendo una forma de

pirámides invertidas. Después, se deposita y se graba el aluminio de tal manera que las cavidades

queden perfectamente llenadas (similar al proceso de diodos Schottky en cavidades). Después se

deposita el óxido de compuerta de alta k (HfO2=10 nm). Finalmente se deposita y graba aluminio

para definir la compuerta. Es importante mencionar que para obtener simulaciones que

representen al SB-NMOSFET fabricado en INAOE se obtuvieron simulaciones donde las cavidades

presentan una falta de llenado (esto después de observar las secciones transversales de SEM). Los

modelos usados para obtener su respuesta eléctrica fueron Lombardi (CVT) y srh. Al igual que con

el MOSFET convencional, se extrajeron las curvas características del transistor.

2.1.2. Modelos de transporte

Atlas ofrece diferentes modelos de transporte, los cuales son usados en diferentes condiciones y

estructuras. Un resumen de los modelos usados se presenta a continuación en las siguientes

tablas.

Modelo Tipo Notas

Lombardi (CVT) Movilidad Modelo adecuado para dispositivos no planares.

Schockley-Read-Hall (srh)

Recombinación Usa tiempo de vida de portadores minoritarios fijos. Se recomienda usar en la mayoría de las simulaciones.

Concentration Depent (conmob)

Movilidad Valido para Si y GaAs a 300 K.

Parallel electric field dependence (fldmob)

Movilidad Modelos desi y GaAs. Es requerido para modelar cualquier tipo de efecto de velocidad de saturación

Auger Recombinación Importante a altas densidades de corriente

Bandgap Narrowing (bgn)

Estática de portadores Importante en regiones con alto dopado.

Tabla 2.1 Resumen de modelos de transporte usados para las simulaciones en este trabajo [1].

22

2.2. Flujo de procesamiento para dispositivos de barrera Schottky

Los diodos Schottky son uno de los componentes más importantes del SB-NMOSFET, por ello fue

necesario asegurar su correcta fabricación. Éstos fueron fabricados sobre superficies planas y en

cavidades mediante el grabado anisotrópico del silicio.

2.2.1. Procesamiento de diodos Schottky

Para la fabricación de diodos Schottky en superficies planas se siguió la siguiente procedimiento:

se usaron substratos de silicio con orientación cristalina (100) y (111), de tipo p y n, con una

resistividad de 3-10 ohm-cm y un espesor de 350 µm. La figura 2.2a muestra el flujo de

procesamiento para la fabricación de los diodos Schottky en superficies planas.

Fig. 2.2 a) Flujo de procesamiento para la fabricación de diodos Schottky en superficies planas, b)

Flujo de procesamiento para la fabricación de diodos Schottky en cavidades.

De la figura 2.2a, en el primer paso de limpieza los substratos son desengrasados por inmersión en

tricloroetileno (TCE) y acetona por 10 minutos cada uno, dentro del vibrador ultra sónico.

Después, los substratos son enjuagados en agua desionizada (DI). A continuación los substratos

son sumergido en una solución buffer 7:1 de HF durante 1 minuto para remover el óxido nativo.

Después, los substratos son enjuagados por inmersión en agua DI, y posteriormente sumergidos

en soluciones de limpieza RCA con la intención de remover contaminantes orgánicos y residuos

metálicos. Después, los substratos son enjuagados con agua DI y llevados al tanque super Q en

23

donde se sumergen hasta alcanzar una resistividad de 18 MΩcm. Después se sumergen los

sustratos en solución buffer nueva de 7:1 HF para eliminar el óxido químico crecido durante la

limpieza de RCAs. Finalmente los sustratos fueron secados cuidadosamente con flujo de N2

obteniendo de esta manera superficies hidrofóbicas (Hf-last). La pasivación fue realizada con H2O2

(30% H2O) previamente calentada a 75°C en parrilla. Los substratos son sumergidos el mismo

tiempo, pero retirados a distintos tiempos con el propósito de obtener diferentes espesores de

óxido fuera de estequiometría SiOx. Los tiempos de inmersión de los substratos fue desde 0 hasta

16 minutos, es decir, una muestra permanece se referencia y no se le realiza la pasivación. Justo

después de la pasivación todos los substratos son llevado dentro de la cámara de la evaporadora

de e-beam (Temescal BJD-1800 de Edwards) y donde se alcanza un vacío de 1x10-7 Torr. Después

de alcanzar las condiciones de vacío adecuadas, se evapora una película de aluminio de 500 nm

por la cara pulida encima del SiOx con una razón de grabado de 0.5 Å/seg para los primeros

100nm y una razón de 0.5 Å/seg para los últimos 400nm. Después se deposita una película de 400

nm de aluminio en la cara no pulida de la oblea (después de haber removido el óxido nativo con

una solución buffer HF) a una razón de depósito de 10Å/seg. Después un proceso de fotolitografía

es realizado, donde se aplica resina positiva (AZ1512) sobre las muestras a 4000 rpm durante 30

seg. Después los substratos tienen un proceso de pre-cocido a 110°C durante 1 minuto parilla,

seguido de una exposición de 2.2 segundos en luz UV (con el sistema de alienación OAI Modelo

800 MBA) para definir los patrones del diodo. Después se realiza un proceso de revelado durante

22 segundos con una solución 726-MIF. Después, se realiza un recocido seguido del grabado de

aluminio por inmersión en solución Al-etch (H3PO4: HNO3: CH3COOH - 75%:3%:22%) a 40°C. Para

la caracterización eléctrica se usaron diodos con área de 80x10-6 cm2. Finalmente, un set de

muestras es llevado a un proceso de tratamiento térmico (PMA) mientras otro set de muestras se

mantiene a temperatura ambiente (as-depo). Esto con la finalidad de tener diferentes condiciones

y valorar el mejor método de fabricación para los diodos Schottky. La caracterización física y

eléctrica se expondrá más adelante en la sección de Técnicas de caracterización.

Por otro lado, también se realizaron los diodos Schottky en cavidades con la finalidad de que

funcionaran como regiones de S/D en el SB-NMOSFET. En la figura 2.1b se muestra el flujo de

procesamiento; en este caso se utilizó silicio tipo p con orientación cristalina (100), resistividad de

entre 3-10 ohm-cm y espesor de 350 µm.

De la figura 2.2b.los substratos son sometidos a un proceso de limpieza similar al proceso

expuesto en anteriormente. Después se crece un óxido seco sobre los substratos llevándolos

dentro del horno de oxidación a una temperatura de 1000°C durante 60 min (los primero 5 min

con ambiente de O2 seco @45 ss y los siguientes 55 min con ambiente de O2 @45ss + TCE

@115ss. Después se realiza un proceso de densificado en ambiente de N2 @60 ss durante 30 min,

finalmente las muestras son retiradas del horno. Es importante mencionar que el horno fue

preparado con ambiente de N2 a 900°C 2 horas antes del proceso de oxidación. Éste óxido crecido

nos sirve como enmascarante para un posterior grabad de silicio. Posteriormente se realiza un

proceso de fotolitografía para definir las áreas donde de la cavidades, para ello se utiliza una

solución buffer 7:1 HF para grabar el SiO2. Justo después de haber grabado el óxido se remueve la

24

resina con acetona y los substratos son enjuagados con agua DI. Después, los substratos son

sumergidos en solución TMAH 25% a 60°C para grabar 500m de silicio (5 min 12 seg).

Posteriormente se graba el óxido remanente con ayuda de una solución buffer 7:1 HF. Los pasos

siguientes de depósito de aluminio, así como el de fotolitografía y grabado de aluminio son

similares a los explicados anteriormente. Algo importante a mencionar es el hecho de que en el

segundo paso de fotolitografía se requirió alinear la muestra para poder realizar la exposición de

UV, y dado que se ahora se requiere mantener el material dentro de las cavidades, se utilizó una

resina negativa AZ2020, manteniendo la misma mascarilla.

2.2.2. Procesamiento de SB-NMOSFET

Una vez que se alcanzó a controlar el proceso de la fabricación de diodos Schottky en cavidades, se

propone un proceso del tipo gate-last (la compuerta se define después de las regiones de S/D)

para completar la fabricación del SB-NMOSFET. Como substrato se utilizaron obleas tipo p con

orientación cristalina (100), con una resistividad de 3-10 Ω-cm y un espesor de 350 µm. El flujo de

proceso se presenta en la siguiente figura.

25

Fig. 2.3. Flujo de proceso de fabricación de SB-NMOSFET.

De la figura 2.3, los primeros 7 pasos son similares a los explicados en la sección anterior, y justo

después del grabado de aluminio para definir los diodos en las cavidades (regiones de S/D) las

muestras con sumergidas por 5 segundos en una solución buffer 7:1 HF con el propósito de grabar

el óxido nativo. Después, 10 nm de HfO2 es depositado por ALD (Atomic Layer Deposition). Los

precursores utilizados fueron TDMAH (tetrakis dimethylamino hafnium) y agua. El sistema usado

fue un Savannah S100 de Cambridge Nanotech ALD. El depósito fue hecho a 250°C y 100°C (para el

proceso 1 y proceso 2 respectivamente), con una presión dentro de la cámara de 200mTorr, el

depósito requirió de 100 ciclos. Justo después del depósito de HfO2 por ALD, los substratos son

llevados dentro de la evaporadora parra que se depositen 500nm de aluminio en la cara pulida y

400nm en la cara no pulida después de remover el óxido nativo, las condiciones fueron similares a

las explicadas en la sección anterior, así como los procesos de fotolitografía y grabado de aluminio

para formar el electrodo de compuerta.

Este último proceso de fabricación se realizó dos veces, debido a que las estructuras obtenidas en

el primer proceso de fabricación no mostraban un comportamiento de transistor, mientras que en

la segunda corrida de fabricación ya se obtuvieron dispositivos con comportamiento de transistor.

La principal diferencia fue el depósito realizado por ALD, mientras que el primer proceso de realizó

a 250°C el segundo se realizó a 100°C, ya que en un estudio realizado a la sección transversal por

SEM se identificó que el aluminio comenzaba a difundirse, por lo que se decidió bajar la

temperatura e incrementar el tiempo de 4 min a 16 min, ya que de acuerdo a datos obtenidos

inicialmente, se observó que a mayor tiempo de pasivación los diodos alcanzaban a conservar su

comportamiento rectificador cuando fueron sometidos a un tratamiento térmico. Estas

condiciones mencionadas se muestran en el capítulo 3. En ambos casos se realizó la

caracterización eléctrica y física de los dispositivos.

2.2.3. Procesos gate-first vs gate-last

De manera general existen 2 esquemas en los flujos de procesamiento para la fabricación de

transistores, gate-first y gate-last, donde el término “first” se refiere a que la compuerta se define

antes que la regiones de fuente y drenaje, mientras que el término “last” hace mención a que la

compuerta se define después de haber definido las regiones de fuente y drenaje, como se puede

observar en la figura 2.4.

En un proceso del tipo gate-first, la misma compuerta actúa como enmascarante para las

implantaciones de fuente y drenaje. Después de la implantación se necesita realzar un tratamiento

térmico para activar los portadores implantados, así como para reparar el daño que se cause

durante la implantación, al tiempo que se define el perfil de dopado deseado. En un proceso gate-

last, normalmente se deposita el óxido de compuerta, previo a la definición de la compuerta de

sacrificio. Posteriormente se definen las regiones de S/D normalmente formando silisuros a altas

temperaturas, después se remueve la compuerta de sacrificio y el metal de compuerta es

depositado.

26

Fig. 2.4. Esquema que representa de manera general los flujos de procesamiento de gate-first

(izquierda) y gate-last (derecha) [2]

2.2.4. Evaporación por e-beam de Al, Ti, TiN

El proceso de evaporación por e-beam es realizado para obtener las películas de metal que fueron

estudiadas como el aluminio, titanio y nitruro de titanio, además de que con ésta técnica fueron

depositadas las películas de aluminio para las regiones de S/G/D del SB-NMOSFET.

El proceso es una forma de depósito físico en fase vapor, en el cual un blanco es bombardeado con

un haz de electrones dado por un filamento de tungsteno en condiciones de ultra alto vacío. El haz

de electrones desprende los átomos de la superficie del blanco y lo transforma en fase vapor,

después lo átomos son precipitados en forma sólida cubriendo todo dentro de la cámara de vacío

con una película delgada (de forma controlada) del material del blanco. En la figura 2.5 se muestra

un esquema de la evaporación por e-beam.

Fig. 2.5. Esquema para representar le evaporación por e-beam.

Por otro lado la evaporación de aluminio por e-beam fue caracterizado con el propósito de

minimizar las variaciones entre el valor esperado y el valor real de espesor de la película. En este

sentido se evaluaron 5 espesores distintos (20, 50, 100, 200 y 500 nm). Las muestras fueron

preparadas usando vidrios como substrato, los cuales fueron desengrasados con TCE y acetona

por 10 minutos cada uno dentro del vibrador ultrasónico, justo después se enjuagan y se llevan

27

dentro de la cámara de la evaporadora de e-beam (Temescal BJD-1800 de Edwards), una vez

alcanzadas las condiciones de vacío se depositaron los espesores de película mencionados (en

diferentes momentos) a una razón de 1 Å/seg. Después se realiza un proceso de fotolitografía y

grabado de aluminio estándar. Adicionalmente con la ayuda de estructuras cruz-puente se

obtuvieron los valores de resistencia de hoja y resistividad.

Por otro lado la evaporación de Ti y TiN al igual fueron realizadas en vidrios, los cuales tuvieron el

mismo proceso de limpieza mencionado anteriormente (TCE y acetona por 10 min cada uno). En

este caso se depositaron 200 nm de Ti a una razón de 1 Å/seg. Para el depósito de TiN se tomaron

dos condiciones para su depósito 1) con el mínimo flujo controlable de N2 entrando a la cámara y

2) con el máximo flujo controlable de N2 entrando a la cámara.

2.2.5. ALD para materiales de alta k

El depósito por capas atómicas (ALD) por sus siglas en inglés, es una técnica en fase vapor capaz de

producir películas delgadas de varios materiales. Se basa en reacciones auto limitadas

secuenciales, ALD presenta excelente conformalidad en estructuras de alto razón de aspecto,

control de espesor al nivel de Angstroms, y una composición de película regulable. En la figura 2.6

se puede observar el proceso general de depósito por ALD.

Fig. 2.6 Esquema del proceso por ALD. a) la superficie del substrato debe presentar

funcionalización. b) El precursor A es pulsada para entrar a la cámara y reacciona con la superficie.

c) Se purga la cámara. d) El precursor Bes pulsado y reacciona con la superficie. e) La cámara es

purgada con gas inerte. f) se repiten los pasos del 2 al 5 hasta alcanzar el espesor deseado [3]

El depósito por ALD consiste en secuencias de pulsos alternados de precursores químicos gaseosos

que reaccionan con el substrato. Estas reacciones individuales del gas con la superficie son

llamadas “half-reactions” la cuales solo realizan una parte de la síntesis del material. Durante cada

half-reaction, el precursor es ingresado a la cámara de vacío (<1Torr) de manera pulsada por una

tiempo determinado permitiendo que el precursor reacciones completamente con la superficie del

28

substrato el cual es un proceso que se auto limita y no permite que se forme más de una

monocapa en la superficie. En seguida la cámara es purgada con un gas portador inerte

(típicamente N2 o Ar) para remover cualquier precursor que no haya reaccionado. A continuación

sigue el ingreso en forma de pulso del precursor reactante contrario, creando una capa del

material deseado. Éste procesado es cíclico hasta alcanzar el espesor desea. Normalmente el

proceso se realiza a temperaturas menores a 350°C. En el caso de este trabajo se realiza un

depósito de HfO2 de 10 nm a 250°C y a 100°C para dos procesos de fabricación realizados.

2.2.6. Grabado de silicio con TMAH

Las soluciones altamente alcalinas (pH>12) tales como las soluciones KOH- o el TMAH- son capaces

de grabar el silicio mediante la siguiente reacción [4]:

Si + 4 OH- → Si(OH)4 + 4e- (2.1)

Dado que la energía de enlace de los átomos de silicio es diferente para cada plano cristalino, el

grabado de silicio con las soluciones KOH/TMAH es altamente anisotrópico, ya que mientras se

graban las los planos (100) y (110) el plano (111) permanece estable y actúa como un freno al

grabado.

La siguiente tabla enlista las razones de grabado del silicio así como de máscaras duras como SixNy

y SiO2, y la selectividad de grabado entre los diferentes planos cristalinos como función del

grabante.

Tabla 2.2. Razones de grabado de silicio con diferentes gravantes en diferentes planos cristalinos

[4].

2.2.7. Diseño y fabricación de mascarillas

Se fabricaron un set de 4 mascarillas las cuales fueron diseñadas con el programa Electric VLSI

Design System Version 9.06 y fabricadas con un generador de patrones de Heilderberg

Instruments DWL66, ver figura 2.7a. Las mascarillas fueron fabricadas en dimensiones de 5

pulgadas, con la finalidad de que fueran compatibles con la alineadora del laboratorio.

29

Fig. 2.7. a) Generador de patrones, con resolución mínima de 0.8 µm b) Layout de las 4 mascarillas

traslapadas. c) acercamiento a 6 estructuras de transistor.

Las dimensiones de los transistores fueron barridos como sigue: para el ancho del canal (W) de 80

μm a 5 μm, y para la longitud del canal (L) de 50 μm a 5 μm. Colocando 2 transistores de 1 y 2 μm

de longitud de canal. Por otro lado se incluyeron estructuras de prueba como cruz puente,

vehículos ópticos, diodos Schottky, capacitores Metal-Aislante-Semiconductor MIS y marcas de

alineación.

Las marcas de alineación fueron seleccionadas cuidadosamente con el propósito de poder realizar

alienaciones con un margen de error mínimo. Así también los vehículos ópticos incluidos

presentan dimensiones de 30 μm por lado, esto con la finalidad de tener un mejor control en los

procesos de fotolitografía y grabado, ver figura 2.8.

Fig. 2.8. a) Marcas de alineación de mascarilla, b) marcas de alienación y vehículos ópticos.

30

2.3. Técnicas de caracterización de material

La caracterización física y eléctrica de los materiales y superficie es fundamental para poder

controlar la calidad de los mismos mediante los procesos de fabricación. A continuación se

explican las técnicas usadas para la caracterización de materiales.

2.3.1. Espectroscopía FTIR

En la técnica de FTIR (Fourier Transform Infrared) un haz de luz infrarrojo (IR) pasa a través de la

muestra, donde un sensor en el extremo opuesto capta la componente de luz transmitida. La

radiación recibida (interferograma) es convertida a un espectro por medio de la transformada

rápida de Fourier FFT. Una parte de la radiación es absorbida y otra transmitida, haciendo que

cada muestra tenga un espectro único que depende de la composición, concentración y estructura

del material. Con ésta técnica es posible determinar tanto la composición como la estructura

molecular de las películas. Al igual presenta la ventaja de poder realzar le medición de sistemas

semiconductor-semiconductor, semiconductor-dieléctrico y semiconductor-metal, sin presentar

daño en las muestras. Gracias a esta técnica fue posible identificar los enlaces relacionados con la

formación de SiOx así como su dependencia con el tiempo.

Para este estudio se utilizó el sistema Vector 22 de BRUKER así como el software OPUS 5.5, las

condiciones de medición fueron las siguientes:

Fuente MIR (infrarrojo medio), la cual se encendió al menos 4 horas antes de las

mediciones en todos los casos.

Un flujo de N2 ultra puro (90sscm) fluye dentro de la cámara, el cual se deja estabilizar 40

minutos antes de las mediciones y 5 minutos entre cada apertura de la cámara.

Las muestras son colocadas en el porta muestras con la cara no pulida hacia la fuente de

haz infrarrojo.

Se crea un espectro de referencia, con el ambiente de N2. Se trabaja en una rango de 4000

a 400 cm-1, con una resolución de 4 cm-1.

El espectro obtenido es procesado con el algoritmo de corrección por el software OPUS.

Finalmente los picos obtenidos son relacionados con lo reportado en literatura.

2.3.2. Microscopía de fuerza atómica AFM

La microscopía de fuerza atómica AFM nos permite analizar y visualizar las superficies de las

muestras, el cual tiene la ventaja de que llega a tener una resolución atómica, además de que no

daña las muestras. Ésta técnica consiste en medir la fuerza que existe entre una punta y la

superficie sobre la que se desplaza. Dicha fuerza es dependiente de la distancia que a la que se

encuentra se la superficie, la geometría de la punta y alguna posible contaminación en la muestra.

Este hecho obedece a la ley de Hooke. Una vez que la muestra es colocada debajo de la punta,

ésta se flexiona de acuerdo a la topografía de la superficie de la muestra. Con la ayuda de un

piezoeléctrico la punta se mantiene a una separación constante de la muestra, minimizando el

riego de colisión. Uno de las principales características que diferencia a un equipo de otro es el

31

material del que este hecho la punta, dado que está fuertemente relacionado con la resolución del

microscopio al afectar su frecuencia de resonancia.

Es sistema AFM puede operar en tres modos distintos:

Modo de contacto directo. En este caso hay un contacto mecánico entre la superficie y la punta,

así que la punta es arrastrada por la superficie a analizar, dando como resultado una imagen

topográfica. En este caso se utilizan puntas de baja rigidez para mantener baja la fuerza de

interacción. Las atracciones electrostáticas entre la punta, las muestras y la contaminación en las

muestras pueden causar errores en la medición.

Modo de contacto intermitente. En este modo, la punta oscila a su frecuencia de resonancia o

cercana a ella. La puta es colocada cerca de la superficie y es movida sobre la superficie. La

amplitud de la oscilación es relacionada con la topografía de la superficie, es decir, la punta

presenta amplitudes mayores cuando se encuentra sobre un valle y caso contrario cuando se

encuentre sobre una cresta. Con este modo el ruido causado por las atracciones electrostáticas es

minimizado y la resolución mejora. Las fuerzas actuando sobre la punta pueden ser del tipo Van

der Waals, interacciones dipolo-dipolo, fuerza electrostática, etc.

Modo de no contacto. Como su nombre lo menciona, con este modo de operación la punta no

hace contacto con la superficie y las fuerzas de Van der Waals causan la deflexión del punta, sin

embargo este tipo de fuerzas son más débiles que las presentes en contacto directo lo que

ocasiona una disminución en la resolución de las imágenes. Para éste trabajo se utilizó el modo de

no contacto, usando área de 20x20 μm de 40x40 μm. Finalmente la rugosidad rms fue analizada

con ayuda del programa easyScan.

2.3.3. Microscopio electrónico de barrido SEM

El microscopio electrónico de barrido SEM por sus siglas en inglés, es otra herramienta que nos

permita analizar físicamente las muestras, en este caso tanto la superficie como la sección

transversal del dispositivo o película mediante la técnica de FIB (Focused Ion Beam). El SEM

escanea la superficie de la muestra con una haz concentrado de electrones de alta energía, señal

producida por la interacción entre los electrones y la superficie de la muestra es detectada y

presentada en una pantalla. Las imágenes pueden mostrar morfología, composición química y

estructura cristalina de los materiales.

El microscopio cuanta con una columna de electrones que consiste en una fuente de electrones y

dos o más lentes de electrones, operando en vacío. Los electrones producidos por le fuente son

acelerados a una energía entre el rango de 1 a 40 keV. Después, el diámetro del haz es reducido

por los lentes de electrones.

Cuando el haz de electrones llega a la superficie de la muestra, la intensidad de la señal es medida

en cada punto sobre la superficie de la muestra de manera que produce un contraste en la

imagen, de este modo un sistema de deflexión tiene que escanear el haz a lo largo de líneas hasta

obtener una vista rectangular. Después un detector de electrones colecta la producida por la

32

interacción del haz de electrones y las muestras. Existen 2 tipo de interacciones 1) dispersión

elástica (electrones retrodispersados BSE) y dispersión inelástica (electrones secundarios, rayos x,

etc.). Finalmente la señal es grabado y mostrada en pantalla [5].

Para este estudio se utilizaron los quipos SU3500 SEM de Hitachi y Scios DualBeam SEM de FEI. Se

obtuvieron imágenes superficiales con los detectores SE y BSE, con el objetivo de identificar

problemas durante el proceso de fabricación para ello se tomaron imágenes a diferentes áreas

para alcanzar a ver los detalles de las estructuras. Las secciones transversales se tomaron usando

la técnica de FIB así como girando la muestras hasta alcanzar el ángulo deseado.

2.3.4. Técnicas de medición de resistividad

Una introducción detallada sobre las técnicas de medición de resistividad puede encontrarse en

Schroder 2006 [7]. El obtener la resistividad de las películas fue de gran ayuda para poder tener

controlada la calidad de las películas depositadas. Las mediciones de resistividad fueron realizadas

en películas de aluminio, titanio y nitruro de titanio, para ellos se utilizó una fuente 2400 de

Keithley, en modo de medición de 4 puntas y estructuras del tipo cruz puente, ver figura 2.9a.

Para realizar las mediciones de resistividad se hace pasar un corriente en configuración de 0° y 90°

y se mide el voltaje en las terminales opuestas como se muestra en la figura 2.9b,c, este

procedimiento se realiza para corriente positiva y negativa

Fig. 2.9. a) Estructura cruz-puente, b) configuración de mediciones en posición de 0°, c)

Configuración de mediciones en posición de 90° [6].

Con los datos obtenidos se puede obtener el valor 𝑅(±) =𝑉

𝐼, el cual resulta del promedio de las 4

configuraciones posibles. A continuación se obtiene la resistencia de hoja con la ecuación de Van

der Paw.

𝑅𝑠 = 𝑓(𝜋

ln(2))𝑅(±) (2.2)

Finalmente la resistividad está dada por:

𝜌 = 𝑅𝑠 ∗ 𝑡 (2.3)

33

Donde t es el espesor de película, el cual se mide por perfilometría con el sistema DetakXT de

Bruker.

2.4. Técnicas de caracterización de dispositivo

En esta sección se explican las técnicas usadas para la caracterización de los dispositivos

fabricadas, tales como diodos Schottky, capacitores MIS, y por supuesto el transistor SB-NMOSFET.

Es importante mencionar que durante la fabricación de los dispositivos siempre se utilizaron

pilotos de vidrio, con la finalidad de monitorear la calidad de los depósitos así como los procesos

mismos de fabricación tales como fotolitografía y grabado.

2.4.1. Caracterización de diodos Schottky

Para la caracterización de los diodos Schottky, tanto los fabricados en superficies planas como los

fabricados en cavidades. Se obtuvieron las curvas I-V y C-V usando el quipo 4200-SCS

Semiconductor Characterization System de Keithley. Para el caso de las curvas I-V se realizó un

barrido doble de -1 a identificando así histéresis en las mediciones, las cuales se realizaron con un

tiempo de retardo de 1 segundo y con un paso de 5 mV, esto con el propósito de reducir al

máximo un posible error debido al estrés sobre la estructura. Los diodos Schottky medidos

presentan un área de 80x10-6 cm2. Para las mediciones C-V se hizo una barrido dual de 1 a -1 V con

la misma área de 80x10-6 cm2. En este caso el tiempo de retardo fue de 5 segundo y con pases de

20 mV a una frecuencia de 10kHz y un voltaje de AC de 30 mV de amplitud. Con éstas mediciones

se logró observar si las estructuras presentaban un comportamiento rectificador en las curvas I-V

así como si presentaban un comportamiento típico de diodo en las curvas C-V. Además con los

datos obtenidos se pudieron obtener las alturas de barrera de los diodos Schottky.

Evaluación de la altura de barrera (SBH)

A continuación se abordan 3 métodos para obtener la altura de barrera (φB).

Método I-V. Éste método consiste en determinar la corriente de saturación Is, obtenida de la

extrapolación de la curva semilogarítmica I-V de una estructura M-S a V=0, ver figura 2.10a. Is se

encuentra relacionada con la altura de la barrera con la siguiente expresión [7]:

𝜙𝐵 =𝑘𝑇

𝑞ln(

𝐴𝐴∗𝑇2

𝐼𝑠) (2.4)

Donde 𝜙𝐵 es la altura de barrera, T es la temperatura, A* es la constante de Richardson y el resto

son constantes fundamentales. La constante de Richardson (A*) es el parámetro más incierto,

dado que su valor toma en cuenta varios efectos como dispersión de fonones ópticos y reflexión

de mecánica cuántica. La constante de Richardson para n-Si y p-Si es de 112 y A/K2cm2

respectivamente.

34

Fig. 2.10. a) Gráfica de I-V para un diodo Shocttky. b) 1/C2–V (polarización inversa). c) Gráfica de

Richardson a V=0.2 [7].

Método C-V. En éste método la altura de barrera 𝜙𝐵 está relacionada de la siguiente manera [7].

𝜙𝐵 = −𝑉𝑖 + 𝑉𝑜 +𝑘𝑇

𝑞 (2.5)

Donde Vi se encuentra al tomar el valor de la intercepción del eje perteneciente al voltaje en una

gráfica 1/C2-V (ver figura 2.10b), y Vo=(kT/q)*In(Nc/ND) donde Nc es la densidad efectiva de

estados in el banda de conducción y ND es el nivel de dopado del substrato. En Schroder 2006 se

encuentra una explicación más amplia [7].

Método I-T-1. En este método la altura de barrera está relacionada a la pendiente de la curva

ln(I/T2) vs 1/T en voltaje constante V=V1 como se muestra a continuación en la figura 2.10c [7]:

𝜙𝐵 =𝑉1

𝑛−

2.3𝑘

𝑞

𝑑[log1

𝑇2]

𝑑(1

𝑇)

(2.6)

Donde n es el factor de idealidad, el cual también fue obtenido, y T la temperatura [7].

2.4.2. Caracterización de capacitores MIS

Para la caracterización de los capacitores MIS se obtuvieron las curvas I-V y C-V con ayuda del

sistema 4200-SCS Semiconductor Characterization System de Keithley. Para el caso de las curvas I-

V se usó un barrido dual para identificar histéresis en la estructura desde -10 a 10 V, con un

tiempo de retarde de 1 segundo y pasos de 5 mV. Se realizaron mediciones a 5 áreas distintas

64x10−5 cm2 hasta 1.37x10−5 cm2. Las mediciones de C-V se realizaron con un barrido doble de 0.5

a -2 V, con áreas similares usadas en la obtención de las curvas I-V, en éste caso se utilizó un

tiempo de retardo de 5 segundos con pasos de 20 mV, una frecuencia de 10kHz y un voltaje AC

de amplitud de 30 mV. Partir de éstas mediciones se obtuvieron las curvas de densidad de

corriente contra campo eléctrico E en donde se visualiza el punto de rompimiento del capacitor, la

constante dieléctrica k del capacitor, el voltaje de banda plana Vfb, la corriente de inversa y la

histéresis del dispositivo.

2.4.3. Caracterización de SB-NMOSFET

35

Para la caracterización del SB-NMOSFET se obtuvieron las curvas características de transistor de

efecto de campo (corriente de drenaje Id vs voltaje de drenaje Vd y corriente de drenaje Id vs

voltaje de compuerta Vg). A partir del análisis de éstas curvas se pudieron obtener los principales

parámetros de transistor como los con voltaje de encendido Vth, pendiente de subumbral SS,

razón de apagado y encendido ION/IOFF, transconductancia gm y movilidad efectiva µeff. Las

mediciones se realizaron con el equipo Agilent B1500A Semiconductor Device Analyzer usando 4

unidades de medición y fuente (SMU). Para ésas mediciones se colocaron las terminales de fuente

cuerpo a tierra mientras se polarizaba las terminales de compuerta y drenaje. Las curvas Id-Vd se

obtienen manteniendo un voltaje constante en compuerta y haciendo un barrido en drenaje

mientas se mide el corriente en drenaje. Finalmente las curvas Id-Vg son obtenidas al aplicar un

voltaje constante en drenaje mientras se barre el voltaje en compuerta y midiendo la corriente de

drenaje. A continuación se mencionan las técnicas para la extracción de los principales

parámetros.

Voltaje de encendido Vth. A pesar de su importancia el voltaje de encendido Vth no ha sido

definido de manera generalizada, por tanto existen varios métodos usado para extraer este

parámetro. Un método muy usado es el de extrapolación en la región lineal, el cual consiste en

obtener una curva Id-Vg a un voltaje de drenaje bajo (Vd=100mV) para asegurar una operación en

la región lineal. Después se extrapola Id en el punto que presente la máxima pendiente (el punto

de máxima transconductancia gmmax) hasta el eje de voltaje de compuerta como se muestra en la

figura 2.11. Después al valor de la intercepción se le suma la cantidad Vd/2.

Fig. 2.11. Esquema del método de extrapolación lineal implementado en una curva Id-Vg con Vd=0

mV [8].

Por otro lado, también el voltaje de Vth también se puede tomar del valor al que se encuentre la

máxima transconductancia, es decir, a la curva de transconductancia se le dibuja una línea vertical

36

que conecte el punto máximo con el eje x, de donde se toma el valor para Vth, como se muestra

en la figura 2.12.

Fig. 2.12. Método de máxima transconductancia [7].

Pendiente de subumbral SS. Con ayuda de este parámetro es posible determinar qué tan rápido

ocurre la transición de apagado a encendido de un transistor al barrer el voltaje de compuerta.

Éste parámetro se definió en el capítulo con la ecuación 1.10.

Para poder decir que un dispositivo cuenta con buenas características de encendido, la SS debe de

ser lo más pequeña posible. En un MOSFET convencional con regiones de S/D dopada, el valor

mínimo, teóricamente hablando, es de 60 mV/dec, sin embargo de acuerdo con literatura éste

valor puede superarse y llegar hasta 6mV/dec [9].

Razón ION/IOFF. Para la obtención de este parámetro sólo es necesario el obtener el cociente de

ambas corrientes, lo cual nos sirve para evaluar si el transistor tiene o no una diferencia

importante entre la condición de apagado y encendido.

Transconductancia. Este parámetro se define como la razón de cambio en la corriente de drenaje

con respecto al cambio en al voltaje de compuerta, dada por la siguiente expresión.

𝑔𝑚 =∂𝐼𝑑𝑠

𝜕𝑉𝑔𝑠 (2.7)

En la figura 2.12 se puede visualizar el punto de la máxima transconductancia. La

transconductancia dada para un MOSFET convencional está dada por

𝑔𝑚 = 𝜇𝐶𝑜𝑥(𝑊

𝐿)(𝑉𝑔𝑠 − 𝑉𝑡ℎ) (2.8)

Movilidad de portadores en el canal. La movilidad de portadores µ influye de manera importante

en el desempeño del dispositivo, afectando su tiempo de respuesta. Bajo la influencia de campos

eléctricos bajos la velocidad de portadores es proporcional a la movilidad, a mayo movilidad

mayor respuesta en frecuencia. Además, los dispositivos con altas movilidades presentan altas

corrientes lo cual también se traduce en una mayor respuesta en frecuencia. Existen diversos

37

conceptos de movilidad; la movilidad de conductividad es derivada de la conductividad de la

resistividad de un material semiconductor. La movilidad de Hall es determinada a partir del efecto

Hall y se diferencia de la movilidad por éste factor. La movilidad de arrastre es aquella presente

cuando los portadores son arrastrados en un campo eléctrico. La movilidad efectiva se refiere a la

movilidad del MOSFET. Además existen consideraciones que causan mayores divisiones entre la

movilidad de portadores mayoritarios y la movilidad de portadores minoritarios. En este estudio

nos enfocamos en le movilidad efectiva, en donde a diferencia de los otros conceptos de

movilidad en los que la movilidad superficial no es significativa, le movilidad efectiva se concentra

en la movilidad cuando la corriente de portadores son confinados dentro de una región estrecha

como en un MOSFET. La corriente de drenaje Id es una combinación de corrientes de difusión y

arrastre y es dada por la siguiente expresión:

𝐼𝑑 =𝑊𝜇𝑒𝑓𝑓𝑄𝑛𝑉𝑑𝑠

𝐿− 𝑊𝜇𝑒𝑓𝑓

𝑘𝑇

𝑞

𝑑𝑄𝑛

𝑑𝑥 (2.9)

Donde Qn es la densidad de carga móvil en el canal (C/cm2), y μeff es la movilidad efectiva,

normalmente medida con rangos de voltaje de drenaje entre 50 a 100 mV. Resolviendo para la

movilidad efectiva es dada por:

𝜇𝑒𝑓𝑓 =𝑔𝑑𝐿

𝑊𝑄𝑛 (2.10)

Donde gd es la conductancia de drenaje y es definida como:

𝑔𝑑 =𝜕𝐼𝑑

𝜕𝑉𝑑𝑠= 𝑐𝑜𝑛𝑠𝑡𝑎𝑛𝑡 (2.11)

Qn es determinado directamente de las mediciones de capacitancia entre compuerta y canal,

como sigue [7].

𝑄𝑛 = ∫ 𝐶𝐺𝐶𝑑𝑉𝑔𝑠𝑉𝑔𝑠

−∞ (2.12)

Donde CGC es medido de acuerdo con las conexiones mostradas en la siguiente figura:

Fig. 2.13. Esquema que muestra las conexiones para las mediciones de capacitancia entre

compuerta y canal [7]

Para voltajes negativos en compuerta la región del canal se encuentra en acumulación y solo se

miden las capacitancias de traslape 2Cov. Para voltajes en compuerta arriba de Vth, la superficie

38

en el canal es invertida y se miden las capacitancias 2Cov + Cch. La cuva CGC –Vgs se muestra en la

figura 2.14. Después al resta la capacitancia de traslape 2Cov de esta curva e integrando se

obtiene la curva Qn-Vg. Finalmente gd se obtiene de la pendiente de una curva Id-Vd a bajos

voltajes Vd.

Fig. 2.14. Curvas CGC-Vg y Qn-Vg para la extracción de la movilidad efectiva [7]

Las mediciones de capacitancia entre compuerta fueron realizadas en el sistema Agilent B1500A

Semiconductor Device Analyzer. Y los voltajes de compuerta Vg fueron barridos de -2 a 1 V en

pasos de 0.1 V.

Referencias

[1] Silvaco. “Atlas User’s Manual”. Silvaco Inc. 2014.

[2] Y. Nara. IEEE/AMAT Seminar, 2008

[3] R. W. Johnson et. al. “A brief review of atomic layer deposition: from fundamentals to

applications”. Materials Today. Vol. 17, N. 5. pp. 236-246. 2014

[4] MicroChemicals. “Wet-Chemical Etching of Silicon”. 2013.

[5] J. I. Goldstein Scanning Microscopy and X-Rays Microanalysis. Springer, 3rd edition, 2003.

[6] F. D. L. Hidalga. “Circuito de pruebas para la optimización del proceso de fabricación de

circuitos integrados ECMOS-INAOE”. INAOE.

[7] D. K. Schroder. “Semiconductor Material and Device Characterization.” John Wiley & Sons,

Inc., New Jersey, 3rd ed., 2006.

[8] A. Ortiz-Conde, et. al. “A review of recent MOSFET threshold voltage extraction methods”,

Microelectronics Reliability , vol. 42, pp. 583–596, 2002.

[9] J. Zhang, M. De Marchi, et.al. “A Schottky-Barrier Silicon FinFET with 6.0 mV/dec

Subthreshold Slope over 5 Decades of Current”, IEEE, IEDM 14, pp. 339-342, 2014.

39

Capítulo 3 – Resultados y discusión

3.1. Análisis de superficie de substrato

En este capítulo se presentan y discuten los resultados obtenidos después de realizar una

caracterización de material y dispositivo. En primer lugar se presentan los resultados de análisis de

superficie, el cual se realizó con herramientas de FTIR. Posteriormente se presenta la

caracterización física y eléctrica materiales metálicos, de donde se elige el material a usar en

regiones de fuente, drenaje y compuerta. Después se presentan los resultados obtenidos de la

caracterización física y eléctrica de diodo Schottky tanto en superficies planas como en cavidades,

los cuales fueron fabricados sobre diferentes substratos tales como p-Si(100), p-Si(111) y n-Si(100).

Con éste estudio se logra modular la altura de barrera Schottky. Finalmente se abordan la

caracterización del SB-MOSFET, presentando las curvas características del transistor (Id-Vd/Id-Vg)

así como la extracción de sus principales parámetros tales como Voltaje de encendido Vth,

pendiente de sub umbral SS, razón de corriente de encendido y apagado ION/IOFF,

transconductancia gm, movilidad efectiva µeff, etc.

El análisis de superficies de substrato se realiza con la finalidad de asegurar su estabilidad química

y térmica, antes y después de pasivar la superficie con H2O2 bajo las condiciones presentadas en

el capítulo 2, donde una muestra permanece con la superficie hidrofóbica y el resto de muestras

presentan características hidrofílicas, lo cual se debe a enlaces del tipo Si-H y Si-OH

respectivamente. Las mediciones de FTIR se realizaron siguiendo la metodología expuesta en el

capítulo 2.

El espectro de absorción para un substrato de silicio tipo p es presentado en la figura 3.1a.

Fig. 3.1. Espectro FTIR de las muestras con las diferentes condiciones de pasivación para substrato

p-Si(100), [1][2][3][4][5][6][7].

4000 3500 2000 1500 1000 500

Si-Si

Si-H

Si-O-Si

SiO-H

Si-O-SiSi-H

16 min

8 min

4 min

2 minAbsorb

ance

[a.u

.]

Wavenumber [cm-1]

0 min

Immersion

in H2O2

Si-OH

0.1

40

Fig. 3.2. Espectro FTIR de las muestras con las diferentes condiciones de pasivación para substrato

n-Si(100), [1][2][3][4][5][6][7].

3.2 Caracterización de materiales metálicos

A continuación se presentan los resultados de la caracterización de metales tales como aluminio,

titanio y nitruro de titanio. Esto con la finalidad de establecer cuál es el metal ideal para realizar

las regiones de fuente y drenaje del SB-MOSFET, donde se buscar tener un contacto rectificador.

En primer lugar se realiza el estudio morfológico del material con ayuda de herramientas tales

como perfilometría y AFM y posteriormente se obtienen mediciones de resistividad con el uso de

patrones cruz puente.

Las muestras de los 3 materiales a estudiar fueron preparadas sobre vidrios (corning glass) a los

cuales se les realizó un proceso de desengrasado por inmersión en tricloroetileno (TCCE) y acetona

por 10 min cada uno, en vibrador ultrasónico, inmediatamente después las muestras son llevadas

a metalizar por separado, para ello se empleó una evaporadora Temescal BJD-1800 de Edwards, el

depósito se realizó a una razón de 1Å/seg. Para el caso del depósito del nitruro de titanio se

tomaron 2 casos: con el mínimo y máximo flujo de N2 entrando a la cámara de manera

controlable, por razones prácticas estas películas serán referidas como TiN(min N2) y TiN(max N2)

respectivamente. Posteriormente se realiza un proceso de litografía y grabado estándar los cuales

se discutieron en el capítulo usando la mascarilla nivel de metal del proceso CIR-PRU II. En el caso

de aluminio se estudiaron 5 espesores: 500 nm, 200 nm, 100 nm, 50 nm y 20 nm.

3.2.1 Morfología del material

Después de realizar mediciones de escalón de las muestras de aluminio se evidencia el hecho de

que existe una variación entre el valor esperado del espesor de película y el espesor real, como se

puede apreciar en la siguiente figura.

4000 3500 2000 1500 1000 500

16 min

8 min

4 min

2 min

Absorb

ance

[a.u

.]

Wavenumber [cm-1]

0 min

0.1

Si-Si

Si-H

Si-O-Si

SiO-H

Si-O-SiSi-H

Immersion

in H2O2

Si-OH

41

Fig. 3.3. Espesor de película real vs espesor de película esperado.

De la figura 3.3 se puede apreciar que mientras más se crece la película, la diferencia entre el

espesor esperado y el real se incrementa. Esta diferencia de espesores resulta ser crítico en

procesos posteriores, debido a que se tendrán cavidades que se buscarán llenar perfectamente, y

para ello fue necesario controlar la máquina realizando depósitos previos a la metalización.

Por otro lado al igual se realizaron las mediciones de las películas de Ti y TiN, de las cuales el

espesor esperado era de 200nm, sin embargo en después de realizar las mediciones de escalón se

obtuvieron espesores de 147 nm para titanio, 272 nm para TiN (min N2) y 315 nm para TiN (max

N2).

Posteriormente se realizaron mediciones de AFM, para estudiar la morfología superficial de las

películas, por medio de la técnica de no contacto explicada en el capítulo 2 a En la figura 3.4 se

presentan las mediciones AFM para las películas de aluminio de 20, 50, 100, 200 y 500 nm. Las

rugosidades rms promedio obtenidas se presentan en la tabla 3.1. A reserva de la muestra de

20nm el resto de las mediciones presenta una tendencia a minimizar la rugosidad conforme se

incrementa el espesor de la película.

Muestra Rugosidad rms (nm)

20 nm 7.3

50 nm 15.2

100 nm 10.7

200 nm 12.1

500 nm 7.0

Tabla 3.1. Rugosidad rms de películas de aluminio con distintos espesores.

0 100 200 300 400 500

0

100

200

300

400

500

Actu

al T

hic

kness (

nm

)

Expected Thickness (nm)

Actual Thickness

Ideal value

42

Fig. 3.4. Imágenes AFM de la superficie de las películas de aluminio para espesores de a) 20 nm, b)

50 nm, c) 100 nm, d) 200 nm y 3) 500nm.

Posteriormente se realizaron mediciones AFM para las películas de Ti, TiN (min N2) y TiN (max

N2), cuyas imágenes AFM se muestran en la figura 3.5.

Fig. 3.5. Imágenes de AFM de la superficie de las películas de a) titanio, b) TiN (minN2) y c) TiN

(max N2).

Los valores de rugosidad rms de las películas mostradas en la figura 3.5 son las siguientes

Muestra Rugosidad rms (nm)

Ti 6.95

TiN (min N2) 7.3

TiN (max N2) 7.2

Tabla 3.2. Rugosidad rms de películas de Ti, TiN (min N2) y TiN (max N2).

43

La rugosidad de estas últimas películas es parecida a la que presenta la película de Al (500nm), sin

embargo para el caso de TiN no se cuenta con una buena caracterización del flujo del N2 entrando

a la cámara.

3.2.2 Resistividad

De acuerdo a literatura el espesor de las películas influye de manera sustancial en el valor de la

resistividad de la misma es decir, mientras más delgada sea la película el área transversal para el

flujo de corriente es reducida drásticamente aumentando su resistividad. Caso contrario cuando la

película es de un espesor relativamente mayor. Ver figura 3.6.

Fig. 3.6. Variaciones de resistividad promedio (ρ) contra el espesor de película de aluminio [8].

En este trabajo se realizaron mediciones de resistividad de las películas de aluminio con diferentes

espesores mostrados en la figura 3.3, con ayuda de patrones cruz puente, usando la técnica de 4

puntas y una fuente 2400 de Keithley, lo cual se entra de manera más detallada en el capítulo 2.

En la figura 3.7 se muestran los alores obtenido de resistencia de hoja y de resistividad, así como

una comparativa con los valores de literatura.

Fig. 3.7. a) Variaciones de resistencia de hoja (Rs) contra espesor de película y variaciones de

resistividad.

44

En la figura 3.7 se puede notar claramente la dependencia de la resistencia de hoja y de

resistividad con el espesor de la película. Así también destaca que la resistividad obtenida es

mayor a la reportada en literatura, esto último debido a que en este trabajo se presentan películas

relativamente delgadas.

Por otro lado, para el caso de las películas de Ti y TiN (min N2) y TiN (max N2) los resultados de

resistividad obtenidos fueron los siguientes:

Muestra

Espesor real (nm)

Resistencia de hoja

(Ω/□)

Resistividad

(Ω*cm)

Resistividad (literatura)

(Ω*cm)

Ti 147 nm 12.82 1.88x10-4 4.3x10-5

TiN (min N2) 271 15.17 3.29x10-4 7.36x10-5

TiN (max N2) 315 28.33 8.92x10-4 7.36x10-5

Tabla 3.3. Resistividad de películas de Ti, TiN (min N2) y TiN (max N2) [9]

De la tabla 3.3 se puede observar que al igual que con las películas de aluminio, el valor de

resistividad de mayor al reportado en literatura.

Otro parámetro a considera es la función de trabajo de estos metal, puesto que de acuerdo a la

teoría de barrera Schottky, éste parámetro es de suma importancia para obtener un buen

contacto rectificador A continuación se identifican los valores de función trabajo de los materiales

siendo para Al= 4.2 eV, Ti = 4.33 eV y para TiN (min N2) y TiN (max N2) varia de 3.5 a 4.4 eV, por lo

anterior el material que teóricamente presentaría mejores resultados para realizar el SB-MOSFET

de canal n es el aluminio, donde idealmente presentaría una barrea de ~0.9 eV. Además de decide

trabajar con películas de 500 nm para asegurar tener una resistividad baja, además para asegurar

el espesor de la película se realizan depósitos previos para controlar los parámetros de la

evaporadora.

3.3 Caracterización de diodo Schottky en superficie plana

A continuación se presentan los resultados de la caracterización del diodo Schottky fabricado en

superficie plana, ésta caracterización se realizó con la finalidad de establecer el correcto flujo de

fabricación para los diodos Schottky así como el alcanzar a controlar la altura de barrea, cuyo valor

repercute de manera importante en el funcionamiento del SB-MOSFET como se explicó en el

capítulo 1. En la figura 3.8 se muestra el esquemático del dio Schottky, el cual fue fabricado bajo

las condiciones y los métodos explicados en el capítulo 2, de donde obtienen diodos Schottky con

diferentes tiempo de pasivación desde los 0 min (muestra sin pasivar) hasta los 16 min.

Posteriormente un set de muestras es sometido a un tratamiento térmico Forming Gas (FG) en

ambiente H2/N2 a 450°C mientras que otro set de muestras permanece en condiciones iniciales

justo después del proceso de litografía y grabado de aluminio (as-depo).

45

Fig. 3.8. Esquemático de un diodo Schottky sobre superficie plana.

3.3.1 Respuesta eléctrica de diodo Schottky

Se realizan mediciones I-V y C-V del diodo siguiendo la metodología expuesta en el capítulo 2, con

la ayuda de la fuente 4200 de Keithley. La primera estructura a estudiar fue Al/SiOx/p-Si(100). En

la figura 3.9 se muestran los resultados de las mediciones I-V y C-V del set de muestras no fueron

sometidas al tratamiento térmico, mientras que en la figura 3.10 se muestra la respuesta eléctrica

del set de muestras que tuvieron un tratamiento térmico FG.

Fig. 3.9 Respuesta eléctrica de la estructura Al/SiOx/p-Si(100) de muestras que no fueron

sometidas a FG. a) Curva I-V, b) Curva C-V.

Fig. 3.10 Respuesta eléctrica de la estructura Al/SiOx/p-Si(100) de muestras que fueron sometidas

a FG. a) Curva I-V, b) Curva C-V.

46

De las curvas I-V de la figura 3.9 se puede observar que el set de muestras que no fue sometida al

tratamiento térmico presenta un comportamiento rectificador, el cual tiene al menos 6 órdenes

de magnitud de diferencia entre polarización en inversa y directa. Al tiempo que presenta curva C-

V típicas de un diodo. Por otro lado, de las curvas I-V de la figura 3.10 se puede observar que ya no

presenta un comportamiento rectificador, sino más bien un comportamiento óhmico, además de

que las curvas C-V no son propias de un diodo. Esto no permite visualizar que en ésta estructura el

tratamiento térmico provoca que haya un estancamiento en el nivel de Fermi (FLP) por lo que se

pierde el comportamiento rectificador que se tenía previo al tratamiento térmico de FG.

La siguiente estructura a estudiar es la Al/SiOx/n-Si(100). En la figura 3.11 se muestran los

resultados de las mediciones I-V y C-V del set de muestras no fueron sometidas al tratamiento

térmico, mientras que en la figura 3.12 se muestra la respuesta eléctrica del set de muestras que

tuvieron un tratamiento térmico FG.

Fig. 3.11. Respuesta eléctrica de la estructura Al/SiOx/n-Si(100) de muestras que no fueron

sometidas a FG. a) Curva I-V, b) Curva C-V.

Fig. 3.12. Respuesta eléctrica de la estructura Al/SiOx/n-Si(100) de muestras que fueron sometidas

a FG. a) Curva I-V, b) Curva C-V.

47

De las curvas I-V de la figura 3.11 se visualiza un comportamiento óhmico en casi todo los casos,

excepto para la muestra que no tuvo pasivación (0 min), la cual presenta cerca de 3 órdenes de

magnitud de diferencia entre polarización directa e inversa, mientras la curva C-V no presenta un

comportamiento de diodo. Por otro lado de las curva I-V de la figura 3.12 notamos que se

presentan un comportamiento rectificador aunque éste igual es de alrededor de 3 órdenes de

magnitud, las curvas C-V muestran un comportamiento de capacitor, ya que muestran crecimiento

en la capacitancia y por tanto una disminución en la región de gaotamiento.

Finalmente la siguiente estructura a estudiar es la Al/SiOx/p-Si(111). En la figura 3.13 se muestran

los resultados de las mediciones I-V y C-V del set de muestras no fueron sometidas al tratamiento

térmico, mientras que en la figura 3.14 se muestra la respuesta eléctrica del set de muestras que

tuvieron un tratamiento térmico FG.

Fig. 3.13. Respuesta eléctrica de la estructura Al/SiOx/p-Si(111) de muestras que no fueron

sometidas a FG. A) Curva I-V, b) Curva C-V.

Fig. 3.14. Respuesta eléctrica de la estructura Al/SiOx/p-Si(111) de muestras que fueron sometidas

a FG. A) Curva I-V, b) Curva C-V.

48

De las curvas I-V de la figura 3.13 se visualiza un comportamiento rectificador, inclusive en la

muestra sin pasivar (0min) a diferencia de la estructura Al/SiOx/p-SI(100), mientras que las curvas

C-V presentan un comportamiento de diodo. Por otro lado de las curva I-V de la figura 3.14

notamos que en la mayoría de los casos presentan comportamiento óhmico, excepto para las

muestras con mayor tiempo de pasivación (8min y 16 min), lo cuales aún después del tratamiento

térmico presentan un comportamiento rectificador, sin embargo las curvas C-V no son propias de

diodo.

3.3.2 Modulación de altura de barrera

Mientras que en la sección anterior sólo se hizo una valoración visual sobre el comportamiento

rectificador u óhmico de las muestras y de los órdenes de magnitud de diferencia, en ésta sección

se presentan los valores de las alturas de barrea, lo cual es un parámetro que nos ilustra si el

contacto es óhmico o Schottky. El método que se utilizó para obtener éste valor fue el de

corriente-voltaje, el cual fue explicado en el capítulo 2.

Fig. 3.15 Altura de barrera para las diferentes estructuras.

En la figura 3.15 se puede observar que con una pasivación de apenas 4 min en H2O2 es suficiente

para obtener un contacto rectificador. Por otro lado se observa que para las muestras sometidas a

FG, se presenta un estancamiento en el nivel de Fermi (FLP). Siendo que para los substratos tipo p

la altura de barrera decrece mientras que para los substratos tipo n la altura de barrera

incrementa después del tratamiento térmico. Con los datos obtenidos hasta ahora se puede

mencionar que la altura de barrera es fuertemente afectada por los tratamientos térmicos, por lo

que esto limitará el budget térmico para los pasos siguientes de fabricación. Además también se

puede mencionar que los sustratos tipo n no presentan un comportamiento rectificador

importante, por lo que a partir de acá nos enfocaremos en substratos tipo p, y ya no se aplicarán

tratamiento térmicos.

3.4 Caracterización de diodo Schottky en cavidades

49

En esta sección se presentan diodos Schottky fabricados en cavidades, ya que la idea es que estas

estructuras funcionen como regiones de S/D en el SB-MOSFET. Por tanto, se tuvo que realizar un

proceso de micro maquinado con TMAH para grabar el silicio a una profundidad de 500 nm

formando cavidades con forma de pirámides invertidas. El desarrollo completo de fabricación y

grabado de silicio se presenta en el capítulo 2. En la figura 3.16 se muestra el esquemático del

diodo Schottky en cavidades.

Fig. 3.16 Esquemático del diodo Schottky en cavidades.

3.4.1 Morfología de diodo Schottky en cavidades

En primer lugar es importante mencionar que el proceso de grabado de silicio tuvo que se

caracterizado de forma tal que pudiéramos controlar la velocidad de grabado, para ello se

realizaron pruebas de grabado con distintos tiempos (2, 4, 8, 12 y 16 min). En la figura 3.17 se

muestran los resultados del grabado con TMAH 25% a 60°C, usando p-Si(100).

Fig. 3.17. Caracterización de grabado de silicio.

De la figura se puede observar que el comportamiento del grabado es lineal, por lo que a partir de

realizar una ajuste lineal se puede obtener el tiempo necesario para grabar 500nm (5 min 20 seg).

Al igual se realizaron mediciones de AFM dentro de las cavidades las cuales de muestran en la

siguiente figura.

50

Fig. 3.18. Mediciones de rugosidad rms dentro de cavidades.

De la figura 3.18 se puede ver que la rugosidad presente en el valle de las cavidades incrementa

significativamente, lo cual incrementa el área de contacto de nuestro diodo Schottky provocando

una mayor corriente de fuga.

Dado que en el grabado de silicio utiliza TMAH 25% el cual es un químico muy agresivo, se realizan

mediciones SEM y EDS para verificar que la superficie de grabado y del diodo no presente

impurezas y por consiguiente se compatible con el proceso MOS. Al igual se aproveche de esta

técnica para verificar que los procesos de fotolitografía y grabado sean hechos correctamente, es

decir que las cavidades sean rellenadas de la mejor manera posible. En las siguientes figuras se

muestran las imágenes tomadas.

Fig. 3.19. Imágenes a)SE, b)BSE y c) análisis EDS a 5 y 10 keV para una superficie con cavidad, d)

esquemático de la estructura (p-Si).

Fig. 3.20. Imágenes a)SE, b)BSE y c) análisis EDS a 5 y 10 keV para una superficie con cavidad

después de pasivar, d) esquemático de la estructura (SiOx/p-Si).

51

Fig. 3.21. Imágenes a)SE, b)BSE y c) análisis EDS a 5 y 10 keV para una superficie con cavidad

pasivada y metalizada, d) esquemático de la estructura (Al/SiOx/p-Si) sin litografía.

Fig. 3.22. Imágenes a)SE, b)BSE y c) análisis EDS a 5 y 10 keV para una superficie con cavidad

pasivada y metalizada y después del proceso de fotolitografía, d) esquemático de la estructura

(Al/SiOx/p-Si) con litografía.

Fig. 3.23. Sección transversal a 70°, en donde se visualiza la fatal de llenado en la cavidad. El corte

se realiza mecánicamente,

De las figuras 3.19 a 3.22 se puede observar que el proceso realizado no contiene contaminación,

por lo que se puede mencionar que es un proceso compatible CMOS. Sin embargo, en las figuras

3.22 y 3.23 se visualiza problemas de sobre grabado, de ahí la importancia de lograr un alto

control sobre el proceso de litografía, alienación y grabado. La figura 3.23 se realiza a una

inclinación de 70° para visualizar la sección transversal. Por tanto se realiza una segunda corrida de

diodos Schottky para controlar de mejor manera los problemas de fotolitografía y grabado. Al igual

se hace uso de las herramientas d SEM para estudiar la estructura final del diodo.

52

Fig. 3.24. Imágenes tomadas con distintos detectores (SE, BSE TOPO, BSE COMP) para diferentes

áreas, e) Imágenes tomadas a un ángulo de 70° en la orilla del diodo, f) EDS de la superficie del

diodo a 10 keV.

53

De las figura 3.24 se pueden observar una mejora de manera sustancial en los procesos de

fotolitografía, alienación y grabado, sin embargo aún existen pequeños espacios como lo mostrado

en la figura 3.24e, donde se visualiza que si bien el aluminio ya se encuentra sobre la cara 111 del

silicio, aún le falta ~200 nm para alcanzar a rellenar adecuadamente la cavidad. Al igual se

presenta el estudio EDS en donde seguimos confirmando el hecho de que nuestras muestras no

presentan contaminación y solo existe aluminio y silicio. Por tanto se vuelve a realizar una tercera

corrida de diodos en cavidades, en donde ya se utilizaron las mascarillas de SB-MOSFET, de modo

que se obtuvo lo siguiente:

Fig. 2.25. Continúa.

54

Fig. 3.25. Imágenes tomadas con el detector SE para diferentes áreas (a,b,c), d) Imagen tomada a

70°, en la orilla del diodo, e) EDS de la superficie del diodo a 10keV.

En la figura 3.25 ya se puede visualizar la mayoría de las cavidades rellenas, sin embargo para las

cavidades de 1 µm no fue posible controlar el proceso de grabado de aluminio (c), por lo que se

descartó obtener transistores de ésta dimensión. Una vez que se controlaron los procesos de

fotolitografía, alineación y grabado de aluminio se prosiguió a fabricar el transistor.

3.4.2 Respuesta eléctrica de diodo Schottky en cavidades

Al igual que lo diodos Schottky en superficies planas, se obtuvieron las curvas I-V y C-V, usando las

mismas condiciones. En la figura 3.27 se muestra las curvas obtenidas.

Fig. 3.26. Respuesta eléctrica de la estructura Al/SiOx/p-Si(100) con cavidades de muestras que no

fueron sometidas a FG. a) Curva I-V, b) Curva C-V (A=80x10-6 cm2).

De las curvas I-V de la figura 3.26 se visualiza un comportamiento rectificador, en todas las

condiciones de pasivación para la estructura Al/SiOx/p-Si(100) en cavidad, mientras que las curvas

C-V presentan un comportamiento de diodo. Por otro lado de la figura 3.26a notamos que en

todos los casos encontramos un comportamiento rectificador, y a partir de 4 min de pasivación

55

este comportamiento comienza a estabilizarse, para la curva C-V se observa un comportamiento

típico de diodo.

3.4.3 Modulación de altura de barrera

Al igual que en diodos Schottky fabricado en superficie plana se obtiene la altura de barrea con la

finalidad de controlar este parámetro, el cual como ya me mencionó es de suma importancia para

el correcto funcionamiento del SB-MOSFET. A continuación se muestran los valores obtenidos en

la siguiente figura.

Fig. 3.27. Altura de barrera de diodo Schottky en cavidades, para los diferentes tiempos de

pasivación.

De la figura 3.27 se puede observar que a partir de 4 min de pasivación, el valor de la altura de

barrera se estabiliza alrededor de 0.75 eV., lo que comprueba que tenemos un contacto

rectificador. Con este experimento se pudo comprobar que efectivamente este tipo de estructuras

puede llegar a funcionar como regiones de fuete/drenaje S/D para la fabricación del SB-NMOSFET.

En este caso ya no se realizó el experimento de diodos Schottky con tratamiento térmico, puesto

que en la sección anterior se demostró que este tipo de proceso afecta la altura de barrera

mediante el estancamiento del nivel de Fermi. Además nos enfocamos en la orientación cristalina

(100) debido a gracias a las diferentes razones de grabado, podemos formar cavidades en forma

de pirámides invertidas.

3.5 Caracterización de SB-MOSFET de proceso 1

El proceso de fabricación del SB-MOSFET se realizó dos veces debido a que en la primera corrida el

dispositivo no presentó comportamiento de transistor por las razones ahora se abordarán. El

primer proceso se realizó con un depósito de óxido de compuerta a 250°C mientras que el

siguiente fue a 100° C para ambos casos se obtuvieron sus curvas de transferencia así como las

características de sus estructuras por separado, como lo son los diodos Schottky presentes en

regiones de fuente/drenaje y el MISCAP de compuerta. Dentro del layout de SB-MOSFET se

56

encuentran con diodos y capacitores de prueba por lo que también se realizó una comparación

con éstas estructuras.

3.5.1 Caracterización de diodo de fuente-drenaje

Al igual que lo diodos se obtuvieron las curvas I-V y C-V y posteriormente se obtuvo la altura de

barrea la cual resultó ser de 0.487 eV, en éste caso la pasivación en las regiones de S/D para este

transistor fue de 4 min en H2O2.

Fig. 3.28 a) Curvas I-V para diodos Schottky en del proceso SB-MOSFET b) Curvas C-V para diodos

Schottky en del proceso SB-MOSFET c) Curva I-V de pilotos que no entraron a la cámara de ALD.

(A=6.4X10-5 cm2.)

De la figura 3.29(a,b) se puede observar que se ha perdido el comportamiento rectificador

presente en versiones anteriores, lo que nos lleva a pensar que la temperatura a la que fue

expuesta (250°C) así como el nivel de vacío afectaron en gran medida el comportamiento

rectificador de nuestro diodo Schottky. En la curva C-V no visualizamos un comportamiento típico

de diodo. Lo anterior se comprobó al realizar mediciones de estructuras piloto que no entraron a

cámara de ALD, ver figura 3.29c, las cuales si muestran un comportamiento rectificador como se

muestra en la siguiente figura. Dados los datos obtenidos en las mediciones de diodos pilotos, se

pudo tomar la decisión de reducir la temperatura de depósito del óxido de compuerta a 100°C.

3.5.2 Caracterización de MISCAP de compuerta

Del mismo modo las estructuras MIS fueron caracterizadas, con la finalidad de extraer los

principales parámetros de dichas estructuras. En las figuras 3.29 y 3.30 se muestran los resultados

de las mediciones I-V y C-V respectivamente.

57

Fig. 3.29. a) Curva I-V para estructuras MIS con distintas áreas, b) Curva J-E para estructuras MIS

con distintas áreas, c) Curva I-V para diodo de prueba, d) Curva J-E para diodo de prueba.

De la figura 3.29 se puede observar que es necesario un campo eléctrico de alrededor de -5

MV/cm y 6 MV/cm para polarización negativa y positiva respectivamente, lo cual es un valor típico

del óxido de Hafnio (HfO2). Por otro lado, en el caso de los pilotos, solo muestran rompimiento con

polarización negativa y no así en polarización positiva.

Fig. 3.30. Curva C-V de las estructuras MIS del proceso 1.a) Capacitores de compuerta, b) capacitor

piloto (A= 6.4x10-6cm2).

58

De este estudio se puede visualizar que las curvas C-V presentan histéresis de alrededor de 0.4 V

en promedio, sin embargo el método para disminuir éste fenómeno es realizando un tratamiento

térmico de FG, lo cual no nos es permitido, ya que en ese caso perderíamos el comportamiento

rectificador de nuestros diodos como se mostró en secciones anteriores. Así mismo en la siguiente

tabla se presentan el valor de la constante dieléctrica calculada considerando un espesor de 10

nm. Por otro lado este tipo de curvas nos muestra que efectivamente tenemos una inversión de

carga en el capacitor del lado del semiconductor con dos voltajes de banda plana el primero de

presente con el barrido (la curva subiendo) y la segunda con el barrido de vuelta (curva bajando).

Tabla 3.4. Constante dieléctrica y voltaje de banda plana para capacitores con 4 áreas distintas.

3.5.3 Respuesta de transistor

Al tratar de obtener las curvas características del transistor se obtuvo lo siguiente:

Fig. 3.31 Curvas de SB-MOSFET a) Id-Vg, b) Id-Vd.

De la figura anterior se puede observar que el dispositivo no presenta comportamiento de

transistor, sin embargo en la figura 3.31b, se nota que se la curva tiene un comportamiento

parecido a la del diodo que se midieron previamente, por lo que se intuye que la corriente de fuga

por los diodos es inclusive superior a la que podría haber en dispositivo completo.

Se realizaron mediciones SEM para verificar el estado de nuestro dispositivo y verificar el

problema y así corregirlo.

59

Fig. 3.32. Imágenes superficiales con distintos detectores.

Fig. 3.33. Imágenes superficiales de con acercamiento en fuente/compuerta/drenaje.

Fig. 3.34. Imágenes transversales de con acercamiento en fuente/compuerta/drenaje. La sección

transversal se obtuvo por medio de la técnica FIB.

Fig. 3.35. Imagen transversal donde se aprecia difusiones de aluminio en el silicio. La sección

transversal se obtuvo por medio de la técnica FIB.

60

De la figura 3.32 y 3.35 se alcanza a observar que hubo error en la alienación de la compuerta, así

como un sobre grabado de aluminio, ya que el aluminio no alcanzó a rellenar adecuadamente las

cavidades. Por otro lado de la figura 3.35 se puede observar que el aluminio comienza a difundirse

en el silicio, por lo que se decide cambiar la temperatura de depósito de óxido de compuerta por

ALD a 100°C. Además se realiza un estudio de EDS de línea para verificar lo anterior.

3.6 Caracterización de SB-MOSFET de proceso 2

Como se mencionó en este segundo proceso se cambiaron las condiciones de depósito de óxido

de compuerta a 100°C, además también se consideró un tiempo de pasivación de 16 min para la

fabricación de lo diodos de acuerdo a los datos de la figura 3.14 donde se muestra que a mayor

tiempo de pasivación el comportamiento rectificador se incrementa para el caso donde se somete

a tratamiento térmico, de la misma manera se realizó una caracterización de las estructuras por

separado (diodos, MISCAPs y SB-MOSFET). Finalmente se tomaron imágenes SEM para corroborar

el estado del dispositivo.

3.6.1 Caracterización de diodo de fuente-drenaje

En la siguiente figura se muestra que ahora se recupera el comportamiento rectificador llegando a

presentar hasta 7 órdenes de magnitud entre polarización directa e inversa.

Fig. 3.36 Curvas I-V a) para los diodos Schottky de regiones fuente/drenaje y el diodo Schottky

piloto.

b)a)

-1.0 -0.5 0.0 0.5 1.01E-14

1E-13

1E-12

1E-11

1E-10

1E-9

1E-8

1E-7

1E-6

1E-5

1E-4

1E-3

Cu

rre

nt

(A)

Voltage (V)

Pilot wafer

-1.0 -0.5 0.0 0.5 1.01E-14

1E-13

1E-12

1E-11

1E-10

1E-9

1E-8

1E-7

1E-6

1E-5

1E-4

1E-3

Cu

rre

nt

(A)

Voltage (V)

Schottky diode in S/D

[B= 0.816 eV]

61

Fig. 3.37. Curvas C-V a) para los diodos Schottky de regiones fuente/drenaje y el diodo Schottky

piloto.

De las figuras 3.37 y 3.38 se pueden observar ahora si tenemos un comportamiento rectificador así

como alturas de barrera de hasta 0.816 eV. Con esto se comprueba que los diodos Schottky en las

regiones S/D se ha recuperado.

3.6.2 Caracterización de MISCAP de compuerta

En la siguiente figura se presentan la curvas I-V para las estructuras MIS de compuerta así como

las estructuras piloto.

Fig. 3.38. Continúa.

-10 -5 0 5 10

10-14

10-13

10-12

10-11

10-10

10-9

10-8

10-7

10-6

10-5

10-4

10-3

10-2

10-1

Cu

rre

nt (A

)

Voltage (V)

1.37x10-4 cm

2

1.11x10-4 cm

2

9.58x10-5 cm

2

-10 -5 0 5 10

10-14

10-13

10-12

10-11

10-10

10-9

10-8

10-7

10-6

10-5

10-4

10-3

10-2

10-1

Curr

ent

Density (

A/c

m2)

Electric Field (MV/cm)

1.37x10-4 cm

2

1.11x10-4 cm

2

9.58x10-5 cm

2

a) b)

62

Fig. 3.38. Curvas I-V a) para los capacitores MIS de regiones compuerta y piloto.

En este sentido vemos que ahora los potenciales a los que hay de ruptura incrementaron, por lo

que eso habla de que tenemos un mejor capacitor.

Ahora se presentan las curvas C-V para las estructuras MIS de compuerta

Fig. 3.39. Curva C-V de estructura MIS de compuerta.

De la figura 3.40 se puede observar que aún presentan histéresis. Sin embargo hay mucha mayor

uniformidad.

Tabla 3.5. Parámetros de los capacitores MIS.

-10 -5 0 5 1010

-15

10-14

10-13

10-12

10-11

10-10

10-9

10-8

10-7

10-6

10-5

10-4

10-3

10-2

10-1

Cu

rre

nt (A

)

Voltage (V)

6.4x10-6 cm

2

c) d)

-10 -5 0 5 1010

-15

10-14

10-13

10-12

10-11

10-10

10-9

10-8

10-7

10-6

10-5

10-4

10-3

10-2

10-1

Curr

ent

Density (

A/c

m2)

Electric Field (MV/cm)

6.4x10-6 cm

2

a) b)-2.0 -1.5 -1.0 -0.5 0.0 0.5

0.0

2.0x10-11

4.0x10-11

6.0x10-11

8.0x10-11

1.0x10-10

1.2x10-10

Capacitance (

F)

GateV (V)

Probe Capacitors

Al/HfO2/p-Si

A=6.4x10-5 cm

2

Pilot

-2.0 -1.5 -1.0 -0.5 0.0 0.5

0.0

2.0x10-11

4.0x10-11

6.0x10-11

8.0x10-11

1.0x10-10

1.2x10-10

Ca

pa

cita

nce

(F

)

Voltage (V)

Device Capacitors

Al/HfO2/p-Si

A= 1.37x10-4 cm

2

A= 9.58x10-5 cm

2

W1 W2 W3

Area(cm2)

k VFB1 (V) VFB2(V) k VFB1 (V) VFB(V) k VFB1 (V) VFB2(V)

1.37E-06 8.35 -1.18 -0.68 9.51 -0.86 -0.51 7.84 -1.42 -0.95

9.575E-07 8.4 -1.22 -0.5 9.71 -0.74 -0.39 7.30 -1.44 -1

6.4E-07 8.36 -1.29 -0.8 9.69 -0.98 -0.58 7.66 -1.43 -1.03

Average 8.36 -1.23 -0.74 9.64 -0.86 -0.49 7.60 -1.43 -0.99

W1 W2 W3

Area(cm2)

k VFB1 (V) VFB2(V) k VFB1 (V) VFB(V) k VFB1 (V) VFB2(V)

1.37E-06 8.35 -1.18 -0.68 9.51 -0.86 -0.51 7.84 -1.42 -0.95

9.575E-07 8.4 -1.22 -0.5 9.71 -0.74 -0.39 7.30 -1.44 -1

6.4E-07 8.36 -1.29 -0.8 9.69 -0.98 -0.58 7.66 -1.43 -1.03

Average 8.36 -1.23 -0.74 9.64 -0.86 -0.49 7.60 -1.43 -0.99

63

3.6.3 Respuesta de transistor

Ahora se presentan las curvas características del transistor, donde ya podemos observar un

comportamiento propio de este tipo de dispositivos. W/L=60µm/30µm sin traslape (por layout) en

la región de compuerta y fuente/drenaje.

Fig. 3.40. Curvas características de transistor, a) Id-Vg, b) Id-Vd.

Fig. 3.41. c) Movilidad efectiva de portadores.

1 2

0

1x104

2x104

3x104

4x104

5x104

6x104

7x104

Mobili

ty [

cm

2/(

V·s

)

Ebulk (MV/cm)

Mobility

64

Donde se tienen voltajes de umbral Vth=0.82 V así como pendientes de sub-umbral SS=82.6

mV/dec, mientras que la razón ION/IOFF alrededor de 4 órdenes de magnitud, corrientes de apagado

de IOFF entre 1x10-11 A y 1x10-10 A y 22700 µS/µm de transconductancia.

W/L (µm/µm)

Vth (V) SS (mV/dec)

@Vd=0.1 V

@Vd=0.2 V

@Vd=0.6 V

@Vd=1 V

@Vd=0.1V @Vd=0.5V @Vd=1V

80/50 0.789 0.869 0.897 0.897 76.86 - -

80/40 0.698 0.794 0.853 0.852 70.529 77.362 78.264

80/30 0.707 0.735 - - 83.644 - -

80/20 0.806 0.896 0.952 0.952 78.725 81.664 82.193

80/10 0.915 - - - 78.912 - -

80/5 0.893 0.972 1.00 1.00 79.527 81.963 82.340

60/40 0.902 0.912 0.929 0.924

60/30 0.819 0.897 0.942 0.946 82.647 91.698 95.407

60/20 1.102 1.15 1.164 1.16 84.298 86.254 88.337

60/5 1.125 1.130 1.143 1.137 80.148 82.000 83.518

2/2 0.735 0.772 0.803 1.342 143.121 167.298 203.042

W/L (µm/µm)

Gmmax (S) Ion/Ioff

@Vd=0.1 V

@Vd=0.2 V

@Vd=0.6 V

@Vd=1 V @Vd=0.1V @Vd=0.5V @Vd=1V

80/50 5.47E-07 9.77E-07 1.00E-06 1.00E-06 3.72E+04 - -

80/40 4.83E-07 8.52E-07 1.06E-06 1.05E-06 7.09E+04 7.12E+04 4.71E+04

80/30 3.56E-07 - - - 4.35E+03 - -

80/20 4.86E-07 8.08E-07 9.46E-07 9.42E-07 4.91E+04 3.47E+04 1.81E+04

80/10 5.01E-07 - - - 1.19E+04 - -

80/5 6.23E-07 8.63E-07 8.76E-07 8.71E-07 4.58E+04 2.18E+04 8.21E+03

60/40 4.58E-07 - - - - - -

60/30 4.21E-07 6.27E-07 6.85E-07 6.80E-07 4.00E+04 2.45E+04 1.33E+04

60/20 3.54E-07 6.38E-07 6.81E-07 6.81E-07 2.96E+04 2.09E+04 1.19E+04

60/5 4.82E-07 7.53E-07 7.98E-07 7.88E-07 3.78E+04 2.34E+04 1.20E+04

2/2 2.86E-08 3.30E-08 3.61E-08 6.24E-08 1.42E+03 1.46E+03 1.86E+03

Tabla 3.6. Parámetros de distintos transistores con diferentes W/L.

En la tabla 3.6 se pueden visualizar los principales parámetros para distintos transistores, donde se

alcanzó una mínima SS de 70.52 mV/dec.

A continuación se presentan imágenes de SEM para comprobar el estado del dispositivo.

65

Fig. 3.42. Imagen superficial del transistor para detectores SE y BSE.

De la figura 3.42 se puede observar que a pesar de que el layout no existe traslape entre

compuerta y las regiones de fuente/drenaje. Lo cual nos confirma que existe un problema en la

fabricación de las mascarillas.

Fig. 3.43. Imágenes superficiales de con acercamiento en fuente/compuerta/drenaje.

De la figura 3.343 se puede observar que el metal de fuente/drenaje presenta alta porosidad, así

también se alcanza a visualizar de mejor manera el traslape que existe esquina de compuerta y

drenaje.

Fig. 3.44. Imágenes transversales de las regiones fuente y drenaje.

66

De la figura 3.44 se puede observar dos cosas muy importantes, 1) que las cavidades no fueron

rellenadas adecuadamente y 2) que ya no se presentan difusiones en las regiones de fuente y

drenaje, lo que no habla de que efectivamente el proceso de ALD realizado en el proceso 1 no fue

el adecuado para garantizar el buen funcionamiento de los diodos Schottky, ya que aun cuando se

presentan problemas como alta porosidad y falta de llenado el dispositivo alcanza presentar una

respuesta propia de una transistor.

Fig. 3.45. Análisis EDS de los diodos de fuente/drenaje.

De la figura 3.45 se puede observar la transición de la interfaz aluminio/silicio, pero además en el

espectro se puede alcanzar a ver una pequeña cantidad de oxígeno, el cual es propio del óxido

fuera de estequiometria que presente en la interfaz, dada la pasivación de la superficie con H2O2.

Fig. 3.46 Análisis de EDS de compuerta (sin tomar en cuenta el aluminio)

De la figura 3.46 se puede observar la presencia de Hf, si bien es en pequeñas cantidades puesto

que el espesor del óxido depositado es de 10 nm. Con esto se puede mencionar que gracias a que

se resolvió el problema de las difusiones de aluminio en las regiones de fuente/drenaje, se pudo

obtener el comportamiento de transistor, y es que desde un inicio ese fue el primer objetivo, el

garantizar que el diodo Schottky tuviera una altura de barrera superior a 0.8 eV para huecos, al

tiempo que nos dejar un altura de barrera menor a 0.31 eV para electrones.

67

Referencias

[1] R. Hofman, et. al. “FTIR and XPS Studies on Corrosion-resistant Si02 Coatings as a Function

of the Humidity during Deposit ion”, Surface and interface analysis, vol. 24, pp. 1-6, 1996.

[2] M.-T. Ho, Y. Wang, et. al. “In situ infrared spectroscopy of hafnium oxide growth on

hydrogen-terminated silicon surfaces by atomic layer deposition”, Applied Physics Letters

87, 133103, 2005.

[3] H. P. Zhou, D. Y. Wei, et. al. “Si surface passivation by SiOx:H films deposited by a low-

frequency ICP for solar cell applications”, J. Phys. D: Appl. Phys. Vol. 45, pp. 1-8, 2012.

[4] Besma Moumni, et. al. “Dimers as Fast Diffusing Species for the Aggregation of Oxygen in

Boron-Doped Czochralski Silicon: Formation of New Thermal Donors”, World Journal of

Condensed Matter Physics, vol. 2. Pp, 165-170, 2012.

[5] G. Dingemans, et. al. “Plasma-Assisted ALD for the Conformal Deposition of SiO2:Process,

Material and Electronic Properties”, Journal of The Electrochemical Society, vol. 159, 277-

285, 2012.

[6] N. Mansour, et. al. “Blue-green luminescent silicon nanocrystals fabricated by nanosecond

pulsed laser ablation in dimethyl sulfoxide” Optical Materials Express, vol. 2. Pp. 740-748,

2012.

[7] Y. Wang, et. al. “Characterization of Ultra-Thin Hafnium Oxide Films Grown on Silicon by

Atomic Layer Deposition Using Tetrakis(ethylmethyl-amino) Hafnium and Water

Precursors” Chem. Mater., Vol. 19, No. 13, pp. 3127-3138, 2007.

[8] G. P. Panta, et. al. “Electrical characterization of aluminum (Al) thin films measured by

using four-point probe method”, KATHMANDU University Journal of Science, vol. 8, pp. 31-

36, 2012.

[9] K. Lal, et. al. “Electrical resistivity of titanium nitride thin films prepared by ion beam-

assisted deposition” Physica B, vol. 307, pp. 150-157, 2001.

68

Capítulo 4 – Mecanismos de conducción

En esta sección se presentan las simulaciones CAD de los diodos p-n y Schottky, al igual se

discutirán las estructuras MISCAP y el transistor completo SB-NMOSFET. Para el caso de los

capacitores MIS el principal objetivo es el identificar el mecanismo de transporte para la

polarización directa. Por otro lado, se presenta simulaciones CAD que comparan diferentes

tecnologías así como los resultados obtenidos con el MOSFET convencional fabricado en INAOE.

Del mismo modo se identifica y se discute la corriente de fuga a cual muestra un comportamiento

ascendente en las curvas Id-Vg.

4.1 Simulaciones de diodos Simulaciones de diodos

En primer lugar se presenta la simulación de un diodo de unión p-n.

Fig. 4.1. a) Curva I-V para unión p-n, b) Curva I-V para diodo Schottky en superficie plana, c) Curva

I-V para diodo Schottky en cavidades.

En la figura 4.1 se muestran los resultados de las simulaciones en CAD para los diodos tipo p-n,

diodos Schottky en superficies planas y diodos Schottky en cavidades.

4.2. Mecanismo de conducción en el capacitor MIS

En este sentido se estudiaron los capacitores MIS de compuerta del SB-NMOSFET, los cuales

presentan la siguiente estructura Al/HfO2/p-Si(100). En este caso, se utilizaron tanto estructuras

de prueba que se encuentras separadas del transistor (Área=6.4x10-5 cm2) como estructuras que

forman parte de la estructura completa del transistor (Área=1.37x10-4 cm2, 1.01x10-4 cm2,

9.58x10-5 cm2). Después de un análisis sobre diversos mecanismos de conducción como los son

Fowler-Nordheim, Emision termiónica, Poole-Freneke (PF), resultó que ésta última domina gran

parte del transporte, lo cual se puede observar en la figura 4.2, la cual presenta un curva

característica para éste tipo de mecanismo de conducción; en donde se nota que a partir de

E1/2=0.5 (V/cm)1/2 es el mecanismo dominante, lo que implica que a partir de ~0.56 V PF es el

mecanismo dominante [1].

69

Fig. 4.2. Curva característica para identificar la relación con el mecanismo de transporte Poole-

Frenkel PF, con datos de 4 áreas diferentes.

4.3 Análisis de conducción de SB-MOSFET

En análisis de conducción del SBN-MOSFET se realizó mediante simulaciones, donde cabe

mencionar que se tomaron en cuenta la falta de llenado así como el traslape final que existe en la

estructura real vista por SEM, y obtuvimos el resultado mostrado en la figura 4.2.

Fig. 4.2 Simulación CAD para SB-NMOSFET fabricado en INAOE. a) Esquema de la estructura

simulada, b) Densidad de corriente de drenaje Jd vs voltaje de compuerta Vg, para Vd=0,0.1,0.5 y 1

V, c) Densidad de corriente de drenaje Jd vs voltaje en drenaje Vd para Vg=0, 0.1, 1, 2 y 3 V.

De la simulación de la figura 4.2 se obtuvieron los siguientes parámetros Vth=0.75 V, gmmax 16.8

µS/µm, SS=66.6 mV/dec.

70

Por otro lado, para entender el caso de la corriente de fuga del transistor de estado de apagado,

recordemos que para éste tipo de dispositivos se compones de 3 mecanismos: IOFF=IGIDL+Ij+Ith. De

acuerdo a la literatura la componente IGIDL se caracteriza por presentar una pendiente en la región

de apagado, mientras que un comportamiento plano es caracterizado por corriente de fuga de

unión, lo cual hace sentido, ya que si recordamos, los diodos Schottky evaluados en inversa,

presentan una corriente del mismo orden de magnitud que la presenta el transistor (ver figura

4.3). Finalmente la corriente Ith (corriente de emisión termiónica de fuente a drenaje) es

despreciable en este dispositivo ya que al comparar las corrientes de fuente y drenaje en estado

de apagado, éstas no son complementarias, sino más bien en ambas uniones existe una corriente

de fuga que sumadas iguala a la presente en bulk [2].

Fig. 4.3. Curva Id-Vg del SB-NMOSFET, b) Curva Id-Vg de un dispositivo SB-PMOS que presenta

corriente de fuga IGIDL y Ij [2].

Referencias

[1] F.-C .Chiu et. al. “A Review on Conduction Mechanisms in Dielectric Films”, Advances in

Materials Science and Engineering, 578168, pp. 1-18, 2014.

[2] J. M. Larson “Overview and Status of Metal S/D Schottky -Barrier MOSFET Technology.”

IEEE TED. Vol.53. 1048-1058, 2006.

71

Capítulo 5 – Conclusiones y trabajo futuro

Se realizó el diseño, la fabricación y la caracterización de un SB-NMOSFET el cual presenta las

siguientes características: Vth=0.82 V así como pendiente de sub-umbral de SS=82.6 mV/dec, una

razón ION/IOFF de aproximadamente 4 órdenes de magnitud así como corrientes de apagado de IOFF

entre 1x10−11 y 2x10−10 A, además de lograr transistores de longitud de canal de 2 µm. Lo que nos

permite mencionar que cuenta con varias ventajas de operación comparado con el MOSFET

convencional fabricado en INAOE. Para ello se realizó un estudio de la estabilidad termodinámica

de las superficies, esto mediante la pasivación de las superficies de substrato. A continuación se

realizó un estudio sobre los posibles metales para formar las regiones de S/D en donde se

obtuvieron sus características morfológicas y resistivas. Posteriormente se fabricaron contactos M-

S, estudiando diversos factores como tipo de dopado del substrato, orientación cristalina,

tratamiento térmico, tiempo de pasivación, diodos en superficies planas y en cavidades con el

objetivo de modular adecuadamente la altura de barrera y que funcionaran como regiones de S/D.

Con esto se encontró que los diodos Schottky perdían su comportamiento rectificador al

someterlos a un tratamiento térmico causado por un estancamiento del nivel de Fermi. Al igual se

encontró que a partir de 4 minutos de pasivación la estructura M-S ya contaba con un

comportamiento rectificador adecuado. Mediante el uso de herramientas de SEM se corroboró

que el proceso de grabado de silicio es compatible con un proceso MOS, además ésta herramienta

sirvió para visualizar problemas de fotolitografía y grabado presentes en la fabricación de diodos

Schottky en cavidades. Posteriormente se diseñaron y fabricaron las mascarillas para el proceso de

fabricación SB-NMOSFET del tipo gate-last. Después de realizó la primer corrida de fabricación en

la cual se detectó difusiones de aluminio en el silicio provocando que la altura de barrera de las

uniones M-S en las regiones de S/D decayera drásticamente, esto debido al proceso de depósito

por ALD el cual fue realizado a 250°. A continuación se realizó un segundo proceso de fabricación

donde se modificó la temperatura de depósito del óxido de compuerta por ALD y el tiempo de

pasivación se elevó de 4 a 8 minutos, obteniendo de este modo un comportamiento de transistor

con las características arriba mencionadas. El proceso resultó ser simple y barato puesto que sólo

requirió del uso de 2 mascarillas. Además se detectaron los mecanismos de conducción de las

estructuras así como se realizó una comparación con simulaciones CAD para validar el proceso de

fabricación completo.

Como trabajo futuro se propones mejorar los procesos de fotolitografía y grabado, ayudados de

un juego de mascarillas adecuados para su fabricación, por otro lado dadas las características del

dispositivo, es posible realizar estudios en substratos flexibles dado que el budget térmico es de

apenas 100°C, por lo que se abre una gran ventana de posibilidades para la fabricación de este

dispositivo. Dada la tendencia que existe hoy en día en el uso de nuevas estructuras de

transistores, se establece una migración de ésta tecnología SB-NMOSFET a SB-NFinFET de modo

que se pueda obtener un mejor manejo de corriente.