MR－SHPC－01 V2-F...2007/05/24 · 文書番号 491-99009 Rev1.06 MR-SHPC-01...

文書番号 491-99009 Rev1.06 MR-SHPC-01 V2-F アプリケーションマニュアル

MARUBUN CORPORATION

発行日 2007 年 5 月 24 日

ＭＲ－ＳＨＰＣ－０１ V2-F アプリケーションマニュアル

Rev 1.06

発行丸文株式会社マーケティング本部

主管第１部


MARUBUN CORPORATION －1－

改訂履歴

Rev. 日付番号概要頁

1.00 2003. 3. 3 1 制定－

1.01 2003. 8. 12 1 カードスロット側端子、カードデータバス、端子番号

欄に 71 番ピン追加９

1.02 2003.9.2 1 2.1.2 カードスロット側 CARD_PW_GOOD の I,O,B欄 "I"を"IPUL*"に変更

９

1.03 2003.9.18 １誤記の為■部分は使用禁止 71、72

1.04 2004.3.31 1

「7.11 Word to Byte 機能」において MODE1 の場合

は使用禁止 68

1.05 2004.8.30 1 SH３システム AC タイミング内 Write Data タイミン

グを改訂 83

1.05 2004.8.30 2 ﾗｲﾄﾃﾞｰﾀ遅延時間（t16a,t16b）をｾｯﾄｱｯﾌﾟ時間へ変更 85

1.06 2007.5.24 1 ENDIAN 端子を bit13⇒bit14 へ修正 19



目次１．概要······························································································································ 7

１．１概要 ······················································································································ 7

１．２特徴 ······················································································································ 7

２．端子······························································································································ 8

２．１端子機能一覧 ············································································································ 8 ２．１．１システム側端子································································································ 8 ２．１．２カードスロット側端子······················································································· 9

２．２端子配置 ·················································································································10

３．回路構成図·······················································································································15

４．制御レジスタ····················································································································16

４．１制御レジスタ機能一覧表 ····························································································16 ４．２レジスタ機能 ·············································································································17

４．２．１モードレジスタ·······························································································17 ４．２．２オプションレジスタ·························································································18 ４．２．３カードステータスレジスタ················································································19 ４．２．４割り込み要因レジスタ······················································································20 ４．２．５割り込み制御レジスタ１／２·············································································21 ４．２．５割り込み制御レジスタ２／２·············································································22 ４．２．６カード電源制御レジスタ１／２··········································································23 ４．２．６カード電源制御レジスタ２／２··········································································24 ４．２．７メモリウィンドウ０コントロールレジスタ１························································25 ４．２．８メモリウィンドウ１コントロールレジスタ１························································26 ４．２．９Ｉ／Ｏウィンドウコントロールレジスタ１···························································27 ４．２．１０メモリウィンドウ０コントロールレジスタ２·····················································28 ４．２．１１メモリウィンドウ１コントロールレジスタ２·····················································29 ４．２．１２Ｉ／Ｏウィンドウコントロールレジスタ２························································30 ４．２．１３カードコントロールレジスタ··········································································31 ４．２．１４ＰＣＩＣ情報レジスタ···················································································32

５モード設定·······················································································································33

５．１概要 ·····················································································································33 ５．２モードレジスタ設定方法 ····························································································33 ５．３機能説明 ·················································································································34

５．３．１ -WAIT/-RDY信号機能選択 ················································································34 ５．３．２カードアクセス基準クロック(CARD_CLK)の選択·················································35 ５．３．３ Chip No Rgister ·······························································································35



６システムメモリ空間···········································································································36

６．１レジスタ空間 ···········································································································36 ６．１．１機能···········································································································36 ６．１．２レジスタ空間マッピング例················································································36

６．２メモリ，Ｉ／Ｏ空間 ··································································································37 ６．２．１機能···········································································································37

６．３ウィンドウ空間 ········································································································38 ６．３．１機能···········································································································38 ６．３．２ライト・アクセス····························································································38 ６．３．３リード・アクセス····························································································39

７．機能・動作·······················································································································40

７．１ＳＨＣＰＵＩ／Ｆ ···································································································40 ７．１．１概要···········································································································40 ７．１．２ MODE0 基本４×CKIOサイクル(No WAIT) ························································40 ７．１．３ MODE1 基本 5×CKIOサイクル(No WAIT) ··························································41 ７．１．４ MODE0 基本 4×CKIOサイクル(1WAIT) ·····························································42 ７．１．５ MODE1 基本 5×CKIOサイクル(1WAIT) ·····························································43

７．２レジスタ機能 ···········································································································44 ７．２．１概要···········································································································44 ７．２．２レジスタ構造··································································································44

７．３リードバッファ ·······································································································45 ７．３．１概要···········································································································45 ７．３．２リードバッファ動作·························································································46 ７．３．３リードバッファＨｉｔ条件················································································47

７．４割り込み ·················································································································48 ７．４．１割り込み要求選択機能······················································································48 ７．４．２割り込み基本動作····························································································51

７．５カード電源制御 ········································································································53 ７．５．１概要···········································································································53 ７．５．２カード電源制御回路構成···················································································53 ７．５．３カード電源制御·······························································································53 ７．５．３カード電源制御·······························································································54 ７．５．４ CARD_PW_GOOD端子条件··············································································55

７．６省電力モード ···········································································································56 ７．６．１概要···········································································································56 ７．６．２機能制約········································································································56 ７．６．３ Card I/F Stop Mode ························································································57 ７．６．４ SUSPEND Mode ····························································································58 ７．６．５ Power Down Mode··························································································59



７．７ LED，スピーカー ·····································································································60 ７．７．１概要···········································································································60 ７．７．２ LED ·············································································································60 ７．７．３スピーカー·····································································································61

７．８ＴＥＳＴモード ·······································································································61 ７．８．１概要···········································································································61 ７．８．２モード内容·····································································································61

７．９カードＩ／Ｆ ··········································································································63 ７．９．１概要···········································································································63 ７．９．２基本メモリサイクル·························································································63 ７．９．３基本I/Oサイクル ·····························································································64

７．１０カードアドレス変換 ·······························································································66 ７．１０．１概要········································································································66 ７．１０．２機能········································································································67

７．１１ WORD TO BYTE機能 ································································································68 ７．１１．１概要········································································································68 ７．１１．２メモリカード Word to Byte動作 ·····································································68 ７．１１．３ I/Oカード Word to Byte動作 ·········································································69

７．１２カード I/F端子制御 ································································································70 ７．１２．１概要········································································································70 ７．１２．２動作········································································································70

７．１３データ変換制御 ·····································································································71 ７．１３．１システムライトデータ－＞カードデータ変換一覧表·········································71 ７．１３．２カードリードデータ－＞システムデータ変換一覧表·········································72

８．ＤＣ特性·······················································································································73

８．１大定格 ·················································································································73 ８．１．１入力電圧特性（CVIN）対応端子名·····································································73 ８．１．２入力電圧特性（SVIN）対応端子名 ·····································································73 ８．１．３出力電圧特性（CVOUT）対応端子名 ·································································73 ８．１．４出力電圧特性（SVOUT）対応端子名··································································73

８．２推奨動作条件１ ········································································································74 ８．３推奨動作条件２ ········································································································74



８．２推奨動作条件１ ········································································································75 ８．２．１静止電流特性··································································································75 ８．２．２入力リーク·····································································································75 ８．２．３入力特性········································································································75 ８．２．４プルアップ抵抗·······························································································75 ８．２．５プルダウン抵抗·······························································································75 ８．２．６システム側出力特性·························································································76 ８．２．７システム側出力特性（オープンドレイン）···························································76 ８．２．８カード電源制御出力特性···················································································76 ８．２．９カード側出力特性····························································································76 ８．２．１０ＯＦＦ－ＳＴＡＴＥリーク·············································································77 ８．２．１１入力端子容量·······························································································77 ８．２．１２出力端子容量·······························································································77 ８．２．１３入出力端子容量····························································································77

８．３推奨動作条件２ ········································································································78 ８．３．１静止電流特性··································································································78 ８．３．２入力リーク·····································································································78 ８．３．３入力特性········································································································78 ８．３．４プルアップ抵抗·······························································································78 ８．３．５プルダウン抵抗·······························································································78 ８．３．６システム側出力特性·························································································79 ８．３．７システム側出力特性（オープンドレイン）···························································79 ８．３．８カード電源制御出力特性···················································································79 ８．３．９カード側出力特性····························································································79 ８．３．１０ＯＦＦ－ＳＴＡＴＥリーク·············································································80 ８．３．１１入力端子容量·······························································································80 ８．３．１２出力端子容量·······························································································80 ８．３．１３入出力端子容量····························································································80

９．ＡＣ特性·······················································································································81

９．１システムACタイミング ································································································81 ９．１．１クロック・リセットタイミング波形図·································································81 ９．１．２クロック･リセットタイミングデータ ····································································81 ９．１．３ SH2,SH3 システムACタイミング波形図（MODE0） ············································82 ９．１．４ SH3 システムACタイミング波形図（MODE1） ···················································83 ９．１．５ SH4 システムACタイミング波形図（MODE1） ···················································84 ９．１．６システムＡＣタイミングデータ··········································································85



９．２カードＡＣタイミング ·······························································································86 ９．２．１メモリカードACタイミング波形図 ·····································································86 ９．２．２ I/OカードACタイミング波形図 ··········································································87 ９．２．３ MODE0 カードＡＣタイミングデータ································································88 ９．２．４ MODE1 カードＡＣタイミングデータ································································89

９．３その他ACタイミング ·································································································90 ９．３．１割り込み出力タイミング( パルス )·····································································90 ９．３．２割り込み出力タイミング( レベル )·····································································90 ９．３．３割り込み出力タイミング( IREQ ) ·······································································90 ９．３．4 割り込み出力タイミング( STSCHG )····································································90 ９．３．５スピーカー出力タイミング( ハード )··································································91 ９．３．６スピーカー出力タイミング( ソフト )··································································91 ９．３．７ＬＥＤ出力タイミング( ハード )········································································91 ９．３．８ＬＥＤ出力タイミング( ソフト )········································································91 ９．３．９電源制御出力１タイミング················································································92 ９．３．１０電源制御出力２タイミング·············································································92 ９．３．１１その他出力ＡＣタイミングデータ ··································································93

１０．パッケージ外形図········································································································94

注意事項································································································································96



１．概要１．１概要

・本 LSI は、PC Card Standard97 標準規格に準拠した IC メモリカード及び I/O カードとシステムをインターフェイスするコントローラです。 SH ﾊﾞｽに本 LSI を接続する事により、PC カードﾞ対応システム構築する事が可能です。・本 LSI は、１個のカードスロットに対応しています。・パッケージは、144 ピン薄形フラットパッケージを使用しています。

１．２特徴

・PC Card Standard97 標準規格に準拠した 68 ピンカードスロット一個に対応

・SH2,3,4 バスプロトコル対応( 16bit Data Bus Mode Only )

・２枚のメモリウィンドウと１枚の I/O ウィンドウを内蔵

・カードアクセスタイミング調整機能内蔵

・１段のリード/ライトバッファを内蔵・エンディアン制御回路内蔵・5.0V/3.3V カード対応・外付けバッファ不要・割り込みステアリング機能内蔵・パワーダウン機能内蔵・サスペンド機能内蔵



２．端子２．１端子機能一覧

２．１．１システム側端子

端子名 I,O,B* 機能・備考端子番号ﾘｾｯﾄ時 IOL/IOH ** 電源 I/F ﾚﾍﾞﾙ

SA25 ～ SA0 I システムアドレスバス 94,95,96,97,98,

99,100,101,102,

103,104,105,106,

107,108,110,111,

112,113,114,115,

116,117,118,119,

120

－－ SVCC LVTTL

SD15 ～ SD0 B システムデータバス 122,123,124,125,

126,128,129,130,

132,133,134,135,

136,137,138,139

Hi-Z 6mA/-6mA SVCC LVTTL

-BS I バスストローブ信号 6 －－ SVCC LVTTL

-CS I チップセレクト信号 7 －－ SVCC LVTTL

-SRD I リード信号 3 －－ SVCC LVTTL

-SWE0 I ライト信号０ 4 －－ SVCC LVTTL

-SWE1 I ライト信号１ 5 －－ SVCC LVTTL

-WAIT/-RDY TO ウエイト要求信号／レディー信号 84 Hi-Z 12mA/-12mA SVCC －

SIRQ3 ～ 0 O 割り込み要求信号 141,142,143,144 Hi-Z 6mA/-6mA SVCC －

SPKR_OUT TO スピーカー信号 82 Hi-Z 6mA/-6mA SVCC －

LED_OUT OD LED 点灯用信号 83 Hi-Z 12mA/ - SVCC －

CKIO I システムクロック 91 －－ SVCC LVTTL

-RESET I システムリセット信号 2 －－ SVCC LVTTL

・システム側設定端子

端子名 I,O,B 機能・備考端子番号ﾘｾｯﾄ時 IOL/IOH ** 電源 I/F ﾚﾍﾞﾙ

RA25 ～ RA22 I レジスタ上位アドレス設定信号 86,87,88,89 －－ SVCC LVTTL

ENDIAN I ENDIAN 設定信号

＊詳細は、「7.13 データ変換制御」を

参照して下さい。

93 －－ SVCC LVTTL

TEST IPD テストピン 85 －－ SVCC LVTTL

* I = Input, O = Output, B = Bi-Directional, TO = 3-state ,OD = Open-Drain,

PU = Pull Up 抵抗(CARD VCC) , PD = Pull Down 抵抗(GND) , PUL* = Pull Up 抵抗(SYSTEM VCC)

**システム側 IOL/IOH の値は、SYSTEM VCC=3.3V の場合。



２．１．２カードスロット側端子

端子名 I,O,B* 機能・備考端子番号ﾘｾｯﾄ時 IOL/IOH 電源 I/F ﾚﾍﾞﾙ

CA25 ～ CA0 TO* カードアドレスバス 51,49,47,45,42,

40,38,35,33,44,

46,36,34,48,28,

24,30,32,50,52,

54,58,60,62,65,

67

Hi-Z 8mA/-8mA CVCC －

CD15 ～ CD0 B PD* カードデータバス 23,20,17,15,12,

75,72,71,70,19,

16,13,11,9,74,69

Hi-Z 8mA/-8mA CVCC TTL

-CCE2 TO* カードイネーブル上位バイト 25 Hi-Z 8mA/-8mA CVCC －

-CCE1 TO* カードイネーブル下位バイト 21 Hi-Z 8mA/-8mA CVCC －

-CIORD TO* カード I/O リード信号 29 Hi-Z 8mA/-8mA CVCC －

-CIOWR TO* カード I/O ライト信号 31 Hi-Z 8mA/-8mA CVCC －

-COE TO* カードアウトプットイネーブル 26 Hi-Z 8mA/-8mA CVCC －

-CWE_PGM TO* カードライトイネーブル 39 Hi-Z 8mA/-8mA CVCC －

CBVD2_SPKR I PU* バッテリ電圧検出２，スピーカー 66 －－ CVCC TTL

CBVD1_STSCHG I PU* バッテリ電圧検出１，ステータス検出 68 －－ CVCC TTL

-CCD2 I PUL* カード検出２ 77 －－ SVCC LVTTL

-CCD1 I PUL* カード検出１ 10 －－ SVCC LVTTL

CRDY_BSY_IREQ I PU* Ready/Busy，割り込み要求 41 －－ CVCC TTL

-CREG TO* メモリエリア選択信号 64 Hi-Z 8mA/-8mA CVCC －

-CWAIT I PU* カードウエイト要求 59 －－ CVCC TTL

CWP_XIOIS16 I PU* ライトプロテクト，16bit サイクル要求 76 －－ CVCC TTL

CRESET TO* カードリセット 57 Hi-Z 8mA/-8mA CVCC －

-CINPACK I PU* リードデータ制御信号 61 －－ CVCC TTL

-CVS2 I PUL* カード電源電圧検出２ 53 －－ SVCC LVTTL

-CVS1 I PUL* カード電源電圧検出１ 27 －－ SVCC LVTTL

・カード電源制御用端子

端子名 I,O,B 機能・備考端子番号ﾘｾｯﾄ時 IOL/IOH 電源 I/F ﾚﾍﾞﾙ

CARD_PW_GOOD I PUL* カード電源投入終了検出 8 －－ SVCC LVTTL

-CVCC3 O カードスロット +3.3V 電源制御 80 １ 2mA/-2mA SVCC －

-CVCC5 O カードスロット +5.0V 電源制御 81 １ 2mA/-2mA SVCC －

CVPP1 O カードスロット VPP1 電源制御 78 ０ 2mA/-2mA SVCC －

CVPP0 O カードスロット VPP0 電源制御 79 ０ 2mA/-2mA SVCC －

*I = Input, O = Output, B = Bi-Directional, TO = 3-state ,OD = Open-Drain,

PU = Pull Up 抵抗(CARD VCC) , PD = Pull Down 抵抗(GND) , PUL* = Pull Up 抵抗(SYSTEM VCC)

カード側 IOL/IOH の値は、CARD VCC＝5V の場合。CARD VCC=3.3V の場合は、７５％の電流値になります。



２．２端子配置

端子配列一覧表１／５

PIN No PIN Name I/O/pw 論理 Input Level Pull Up／Pull Down IOL/IOH(mA)

1 GND PW －－－－

2 -RESET I 負 LVTTL －－

3 -SRD I 負 LVTTL －－

4 -SWE0 I 負 LVTTL －－

5 -SWE1 I 負 LVTTL －－

6 -BS I 負 LVTTL －－

7 -CS I 負 LVTTL －－

8 CARD_PW_GOOD I 正 LVTTL System Vcc Pull Up －

9 CD3 B － TTL Pull Down 8* / -8* 10 -CCD1 I 負 LVTTL System Vcc Pull Up －

11 CD4 B － TTL Pull Down 8* / -8* 12 CD11 B － TTL Pull Down 8* / -8* 13 CD5 B － TTL Pull Down 8* / -8* 14 SYSTEM VCC PW －－－－

15 CD12 B － TTL Pull Down 8* / -8* 16 CD6 B － TTL Pull Down 8* / -8* 17 CD13 B － TTL Pull Down 8* / -8* 18 GND PW －－－－

19 CD7 B － TTL Pull Down 8* / -8* 20 CD14 B － TTL Pull Down 8* / -8* 21 -CCE1 O 負－－ 8* / -8* 22 CARD VCC PW －－－－

23 CD15 B － TTL Pull Down 8* / -8* 24 CA10 O －－－ 8* / -8* 25 -CCE2 O 負－－ 8* / -8* 26 -COE O 負－－ 8* / -8* 27 -CVS1 I 負 LVTTL System Vcc Pull Up －

28 CA11 O －－－ 8* / -8* 29 -CIORD O 負－－ 8* / -8* 30 CA9 O －－－ 8* / -8* 31 -CIOWR O 負－－ 8* / -8* 32 CA8 O －－－ 8* / -8* 33 CA17 O －－－ 8* / -8*

＊： CARD VCC = 3.3v 時は、記述電流値の 75%が電流値になります。



端子配列一覧表２／５

PIN No PIN Name I/O/pwr 論理 Input Level Pull Up／Pull Down IOL/IOH(mA)

34 CA13 O －－－ 8* / -8* 35 CA18 O －－－ 8* / -8* 36 CA14 O －－－ 8* / -8* 37 GND PW －－－－

38 CA19 O －－－ 8* / -8* 39 -CWE_PGM O 負－－ 8* / -8* 40 CA20 O －－－ 8* / -8* 41 CRDY_XBSY_IREQ I 負 TTL Card Vcc Pull Up －

42 CA21 O －－－ 8* / -8* 43 CARD VCC PW －－－－

44 CA16 O －－－ 8* / -8* 45 CA22 O －－－ 8* / -8* 46 CA15 O －－－ 8* / -8* 47 CA23 O －－－ 8* / -8* 48 CA12 O －－－ 8* / -8* 49 CA24 O －－－ 8* / -8* 50 CA7 O －－－ 8* / -8* 51 CA25 O －－－ 8* / -8* 52 CA6 O －－－ 8* / -8* 53 -CVS2 I 負 LVTTL System Vcc Pull Up －

54 CA5 O －－－ 8* / -8* 55 SYSTEM VCC PW －－－－

56 GND PW －－－－

57 CRESET O 正－－ 8* / -8* 58 CA4 O －－－ 8* / -8* 59 -CWAIT I 負 TTL Card Vcc Pull Up －

60 CA3 O －－－ 8* / -8* 61 -CINPACK I 負 TTL Card Vcc Pull Up －

62 CA2 O －－－ 8* / -8* 63 CARD VCC PW －－－－

64 -CREG O 負－－ 8* / -8* 65 CA1 O －－－ 8* / -8* 66 CBVD2_SPKR I 正 TTL Card Vcc Pull Up －

67 CA0 O －－－ 8* / -8* ＊：CARD VCC = 3.3v 時は、記述電流値の 75%が電流値になります。



端子配列一覧表３／５


68 CBVD1_STSCHG I 正 TTL Card Vcc Pull Up －

69 CD0 B － TTL Pull Down 8* / -8* 70 CD8 B － TTL Pull Down 8* / -8* 71 CD1 B － TTL Pull Down 8* / -8* 72 CD9 B － TTL Pull Down 8* / -8* 73 GND PW －－－－

74 CD2 B － TTL Pull Down 8* / -8* 75 CD10 B － TTL Pull Down 8* / -8* 76 CWP_XIOIS16 I 負 TTL Card Vcc Pull Up －

77 -CCD2 I 負 LVTTL System Vcc Pull Up －

78 CVPP1 O 正－－ 2 / -2 79 CVPP0 O 正－－ 2 / -2 80 -CVCC3 O 負－－ 2 / -2 81 -CVCC5 O 負－－ 2 / -2 82 SPKR_OUT O －－－ 6 / -6 83 LED_OUT O －－－ 12 / - 84 -WAIT/-RDY O 負－－ 12 / -12 85 TEST I 正 LVTTL Pull Down －

86 RA25 I － LVTTL －－




90 SYSTEM VCC PW －－－－

91 CKIO I － LVTTL －－

92 GND PW －－－－

93 ENDIAN I － LVTTL －－

94 SA25 I － LVTTL －－






100 SA19 I － LVTTL －－

101 SA18 I － LVTTL －－＊： CARD VCC = 3.3v 時は、記述電流値の 75%が電流値になります。



端子配列一覧表４／５


102 SA17 I － LVTTL －－

103 SA16 I － LVTTL －－

104 SA15 I － LVTTL －－

105 SA14 I － LVTTL －－

106 SA13 I － LVTTL －－

107 SA12 I － LVTTL －－

108 SA11 I － LVTTL －－

109 GND PW －－－－

110 SA10 I － LVTTL －－











121 GND PW －－－－

122 SD15 B － LVTTL － 6 / -6 123 SD14 B － LVTTL － 6 / -6 124 SD13 B － LVTTL － 6 / -6 125 SD12 B － LVTTL － 6 / -6 126 SD11 B － LVTTL － 6 / -6 127 SYSTEM VCC PW －－－－

128 SD10 B － LVTTL － 6 / -6 129 SD9 B － LVTTL － 6 / -6 130 SD8 B － LVTTL － 6 / -6 131 GND PW －－－－

132 SD7 B － LVTTL － 6 / -6 133 SD6 B － LVTTL － 6 / -6 134 SD5 B － LVTTL － 6 / -6 135 SD4 B － LVTTL － 6 / -6



端子配列一覧表５／５


136 SD3 B － LVTTL － 6 / -6 137 SD2 B － LVTTL － 6 / -6 138 SD1 B － LVTTL － 6 / -6 139 SD0 B － LVTTL － 6 / -6 140 GND PW －－－－

141 SIRQ3 O －－－ 6 / -6 142 SIRQ2 O －－－ 6 / -6 143 SIRQ1 O －－－ 6 / -6 144 SIRQ0 O －－－ 6 / -6



３．回路構成図

TEST Mode

Decoder

TEST

Selector

TEST

Selector

TEST ﾁｯﾌﾟｾﾚｸﾄ TEST

IRQ3-1/内部ﾓﾆﾀｰ

ｽﾋﾟｰｶ/内部ﾓﾆﾀｰ

IRQ0 LED

Address/-CS/-BS

System Data

Read/Write Command CKIO

Mode 内部ﾁｯﾌﾟｾﾚｸﾄ

Card Address

内部 Card Address Card Data

Card Command

Card Status

Card Power Control

Card Detect

Card Write Data

Card Access Command

Card Read Data

Ready/Busy

Card Status Change

Card CLK

ﾓﾆﾀｰ信号

SH I/F

IRQ/SPKR

図３．１回路構成図

System Wait/Rdy

PC CardI/F

Card Enable



４．制御レジスタ４．１制御レジスタ機能一覧表

レジスタ名アドレス初期値機能

Reserved *E0h 16’hXXXX 使用不可

Reserved *E2h 16’hXXXX 使用不可

モードレジスタ *E4h 16’h0000 PCIC の動作モードを設定します。

オプションレジスタ *E6h 16’h000C オプション機能を制御します。

カードステータスレジスタ *E8h 16’h03BF カードからの入力信号をモニタできます。

割り込み要因レジスタ *EAh 16’h0000 割り込み発生要因を示します。

割り込み制御レジスタ *ECh 16’h0000 割り込み発生条件などを制御します。

カード電源制御レジスタ *EEh 16’h0000 カード電源，低消費電力モードを制御します。

メモリウィンドウ０

コントロールレジスタ１ *E0h 16’h7FC0 メモリアクセス用システムアドレス

空間を制御します。

メモリウィンドウ１

コントロールレジスタ１ *F2h 16’h7FC0 メモリアクセス用システムアドレス


I/O ウィンドウ

コントロールレジスタ１ *F4h 16’h7FC0 Ｉ／Ｏアクセス用システムアドレス


メモリウィンドウ０

コントロールレジスタ２ *F6h 16’h0000 カードへのアクセス条件を制御します。

メモリウィンドウ１

コントロールレジスタ２ *F8h 16’h0000 カードへのアクセス条件を制御します。

I/O ウィンドウ

コントロールレジスタ２ *FAh 16’h0000 カードへのアクセス条件を制御します。

カードコントロールレジス

タ *FCh 16’h0000 カードモードを制御します。

チップ情報レジスタ *FEh 16’h5333 ＣｈｉｐＲｅｖｉｓｉｏｎ

注）＊：上位アドレス値は、以下のようになります。 SA25-22 = RA25-22 の設定値 SA21- 8 = 3FFFh 固定値



４．２レジスタ機能４．２．１モードレジスタ

オプションレジスタ Address E4h

bit15 bit14 bit13 bit12 bit11 bit10 bit9 bit8

Scratchpad

Bits

R – 0

Scratchpad

Bits

R - 0

Scratchpad

Bits

R - 0

Scratchpad

Bits

R - 0

Scratchpad

Bits

R – 0

Scratchpad

Bits

R - 0

Scratchpad

Bits

R - 0

Scratchpad

Bits

R - 0


Scratchpad

Bits

R/W – 0

Scratchpad

Bits

R/W - 0

MODE

SH4

R/W - 0

MODE66

R/W - 0

Chip No Register

R/W – 0

Ｂｉｔ初期値 Name 説明５０ MODE

SH4

・-RDY/-WAIT 信号の機能を選択します。０：-WAIT 信号として動作１：-RDY 信号として動作

４０ MODE66

・カードサイクルの基準クロック(CARD_CLK)を選択します。０： MODE0 CKIO と１：１のクロック（CKIO = 33Mhz 以下時に選択）１： MODE1 CKIO と１：２のクロック（CKIO = 66Mhz 時に選択）

３－０ 0000 Chip No

Register

・同一”CS”空間に、本 LSI を大で１６個接続することが可能です。

本 LSI を識別するための”Chip No”をソフトウエアにより自由に設定できる空間です。（不必要な場合は、設定する必要はありません。）

注）１．本レジスタは、必ず初に設定(Write)して下さい。２．本レジスタの設定前に、データ読み出しを行わないで下さい。３．動作中又は、本 LSI に搭載されている機能設定後に変更した場合誤動作する場合があります。



４．２．２オプションレジスタ

オプションレジスタ Address E6h


Scratchpad

Bits

R - 0

Scratchpad

Bits

R - 0

Scratchpad

Bits

R - 0

Scratchpad

Bits

R - 0

TEST

Bit３

R/W - 0

TEST

Bit２

R/W - 0

TEST

Bit１

R/W - 0

TEST

Bit０

R/W - 0


Scratchpad

Bits

R/W - 0

Scratchpad

Bits

R/W - 0

Scratchpad

Bits

R/W - 0

Scratchpad

Bits

R/W - 0

SOFT

SPKR DATA

R/W - 1

SOFT

LED DATA

R/W - 1

SPKR

SELECT

R/W - 0

LED

SELECT

R/W - 0

Ｂｉｔ初期値 Name 説明

8-11 ０ TEST

Bit3-0

・“TEST” 端子の入力レベルが“High”の時にモードを決定します。 0000：PC Card I/F 内部信号モニターモード SIRQ1-3 と SPKR_OUT 端子にモニター信号が出力されます。（通常動作との併用ができます。ただしモニターピンにリプレスされているピンの機能は使用できません）

SIRQ3 ＝ 0: Read Buffer Hit 1:Read Buffer No Hit SIRQ2 ＝ 0: Read Buffer Invalid 1:Read Buffer Valid SIRQ1 ＝ 1: PCIC Start ( 0->1->0 Cycle Start ) SPKR_OUT ＝ 0: PCIC I/F Busy 1: PCIC I/F Ready 1111：CA24-0 に内部ウィンドウの“ＣＳ”が出力されます。（通常動作との併用はできません）

３１ SOFT

SPKR

DATA

・SPKR_OUT 端子に出力するレベルを設定します。０：SPKR_OUT 出力端子レベル “０” １：SPKR_OUT 出力端子レベル “１”

２１ SOFT

LED

DATA

・LED_OUT 端子に出力するレベルを設定します。０：LED_OUT 出力端子レベル “０” １：LED_OUT 出力端子レベル “Ｚ”

１

０

SPKR

SELECT

・SPKR_OUT 端子に出力する信号を選択します。０：カード側の CBVD2_SPKR 信号。１：Bit3:SOFT SPKR DATA。

００ LED

SELECT

・LED_OUT 端子に出力する信号を選択します。０：カード側の CBVD2_SPKR 信号１：Bit2:SOFT LED DATA

注）ＬＥＤ＿ＯＵＴ端子，ＳＰＫＲ＿ＯＵＴ端子は、カードコントロールレジスタｂｉｔ２，１を出力モードに設定しない限り出力レベルは、Ｈｉ－Ｚのままです。



４．２．３カードステータスレジスタ

カードステータスレジスタ Address E8h


Scratchpad

Bits

R - 0

ENDIAN

R - 0

RA25

R - 0

RA24

R - 0

RA23

R - 0

RA22

R - 0

PCIC

RDY/BSY

R - 1

VS2

R - 1


VS1

R - 1

PW ON

R - 0

RDY/BSY

R - 1

WPS

R - 1

CD2

R - 1

CD1

R - 1

BVD2

R - 1

BVD1

R - 1


１４０ ENDIAN ・“ENDIAN”端子がそのままリードされます。０：Big Endian １：Little Endian

13-10 0000 RA25-22 ・“RA25-22”端子がそのままリードされます。

９

１

PCIC

RDY/BSY

・カードへのアクセス実行の有無を示します。０：カードに対するアクセス実行中。１：カードに対するアクセスはしていない。

８－７１ VS2,1 ・“-CVS2,1”端子の値がそのままリードされます。

６

０

PW ON

・カードへの電源供給の有無を示します。０：カードの電源は供給されていない。１：カードの電源は供給されている。

５

１

RDY/BSY

・“CRDY_BSY_IREQ”端子がそのままリードできます。ただし I/O カードモード時はこの値は無効です。

４

１

WPS

・“CWP_XIOIS16”端子がそのままリードできます。ただし I/O カードモード時はこの値は無効です。

３－２

１

CD2,1

・“-CCD2,1”端子がそのままリードできます。 -CCD2 = 1, -CCD1 = 1：カード無し -CCD2 = 1, -CCD1 = 0：カード無し -CCD2 = 0, -CCD1 = 1：カード無し -CCD2 = 0, -CCD1 = 0：カードあり

１－０

１

BVD2,1

・“CBVD2_SPKR,CBVD1_STSCHT”端子がリードできます。 CBVD2_SPKR = 1, CBVD1_STSCHT = 1：Battery Good CBVD2_SPKR = 1, CBVD1_STSCHT = 0：Battery Dead CBVD2_SPKR = 0, CBVD1_STSCHT = 1：Battery Warning CBVD2_SPKR = 0, CBVD1_STSCHT = 0：Battery Dead ただし I/O カードモード時はこの値は無効です。



４．２．４割り込み要因レジスタ

割り込み要因レジスタ Address EAh


Scratchpad

Bits

R - 0

Scratchpad

Bits

R - 0

Scratchpad

Bits

R - 0

Scratchpad

Bits

R - 0

Scratchpad

Bits

R - 0

Scratchpad

Bits

R - 0

Scratchpad

Bits

R - 0

Scratchpad

Bits

R - 0


Scratchpad

Bits

R - 0

STSCHG/

RI

R - 0

IREQ

CHG

R - 0

Card Power

Good

R - 0

CARD

DETECT

R - 0

RDY

CHG

R - 0

BAT

WARN

R - 0

BAT

DEAD

R - 0


６０ STSCHG/

RI

・I/O カードモード時に“CBVD1_STSCHG”端子が、“１－＞０”の変化で“１”がセットされます。メモリカードモード時は常に“０”

５０ IREQ

CHG

・I/O カードモード時に“CRDY_BUY_IREQ”端子が、“１－＞０”の

変化で“１”がセットされます。メモリカードモード時は常に“０”

４０ Card

Power

Good

・“CARD_PW_GOOD”端子が“１－＞０”変化で “１”がセットされます。（VCC5,3 端子が、電源供給要求状態で“CARD_PW_GOOD”端子が “High”－＞“LOW”になった場合に要因をセット）

３

０

CARD

DETECT

・“-CCD2,1”端子の変化により“１”がセットされます。 -CCD2,1 が“00”の状態からどちらかの端子が“１”に変化した場合。

-CCD2,1 が共に“00”になった場合

２０ RDY

CHG

・メモリカードモード時に“CRDY_BUY_IREQ”端子が、 “０－＞１”の変化で“１”がセットされます。 I/O カードモード時は常に“０”

１

０

BAT

WARN

・メモリカードモード時に、“CBVD1_STSCHG,CBVD2_SPKR” 端子が、“１０”で“１”がセットされます。 I/O カードモード時は常に“０”

０

０

BAT

DEAD

・メモリカードモード時に、“CBVD1_STSCHG”端子が、“０”で “１”がセットされます。 I/O カードモード時は常に“０”

注）このレジスタの内容は、本レジスタのリードにより自動的にクリア（初期値）されます。本 LSI にクロックが供給されていない場合は、要因変化が発生してもステータスはセットされません。



４．２．５割り込み制御レジスタ１／２

割り込み制御レジスタ 1 Address ECh


Scratchpad

Bits

R - 0

PULSE

SYS IRQ

R/W - 0

CARD

IRQ

R/W - 000

RING

IRQ

R/W - 000


MANAGEMENT

IRQ

R/W - 000

CPGOOD

ENABLE

R/W - 0

DETECT

ENABLE

R/W - 0

RDY

ENABLE

R/W - 0

BAT WAR

ENABLE

R/W - 0

BAT DE

ENABLE

R/W - 0


１４

０

PULSE

SYS IRQ

・SIRQn 端子の出力方法を決定します。設定可能な割り込み要因は、“カードの状態変化割り込み”に有効です。その他の割り込み要因は、設定できません。０：レベル割り込み１：エッジ割り込み

13-11

０００

CARD

IRQ

・カードからの割り込み要求(IREQ）を SIRQ3-0 端子にステアリング

します。ただし I/O カードモード時に有効。０ＸＸ：ディセーブル１００：ＳＩＲＱ０にカードからの割り込み要求を出力１０１：ＳＩＲＱ１にカードからの割り込み要求を出力１１０：ＳＩＲＱ２にカードからの割り込み要求を出力１１１：ＳＩＲＱ３にカードからの割り込み要求を出力

10－8

０００

RING

IRQ

・カードからのステータスチェンジを SIRQ3-0 端子にステアリングします。ただし I/O カードモード時に有効。０ＸＸ：ディセーブル１００：ＳＩＲＱ０にカードからの割り込み要求を出力１０１：ＳＩＲＱ１にカードからの割り込み要求を出力１１０：ＳＩＲＱ２にカードからの割り込み要求を出力１１１：ＳＩＲＱ３にカードからの割り込み要求を出力



４．２．５割り込み制御レジスタ２／２


７－５

０００

MANAGE

MENT

IRQ

・カードの状態変化を SIRQ-3-0 端子にステアリングします。０ＸＸ：ディセーブル１００：ＳＩＲＱ０にカードの状態変化割り込み要求を出力１０１：ＳＩＲＱ１にカードの状態変化割り込み要求を出力１１０：ＳＩＲＱ２にカードの状態変化割り込み要求を出力１１１：ＳＩＲＱ３にカードの状態変化割り込み要求を出力

４０ CPGOOD

ENABLE

・カード電源変化による割り込みを有効にします。０：ディセーブル（要因ステータスと割り込み信号をマスク）１：イネーブル

３０ DETECT

ENABLE

・カードの挿抜割り込みを有効にします。０：ディセーブル（要因ステータスと割り込み信号をマスク）１：イネーブル

２０ RDY

ENABLE

・CRDY_BSY_IREQ 端子の割り込みを有効にします。０：ディセーブル（要因ステータスと割り込み信号をマスク）１：イネーブル I/O カードモード時は無視され、割り込みは発生しません。

１０ BAT WAR

ENABLE

・バッテリワーニング割り込みを有効にします。０：ディセーブル（要因ステータスと割り込み信号をマスク）１：イネーブル I/O カードモード時は無視され、割り込みは発生しません。

０

０

BAT DE

ENABLE

・バッテリデッド割り込みを有効にします。０：ディセーブル（要因ステータスと割り込み信号をマスク）１：イネーブル I/O カードモード時は無視され、割り込みは発生しません。

・ Management IRQ は、4.2.4 割り込み要因レジスタ bit4-0 の要因による割り込み出力を

設定します。



４．２．６カード電源制御レジスタ１／２

カード電源制御レジスタ Address EEh


Scratchpad

Bits

R - 0

Scratchpad

Bits

R - 0

Scratchpad

Bits

R - 0

Scratchpad

Bits

R - 0

Scratchpad

Bits

R - 0

CardPower

Mask

R/W - 0

CARD

RESET

R/W - 0

POWER

DOWN

R/W - 0


SUSPEND

R/W - 0

CARD

ENABLE

R/W - 0

AUTO

POWER

R/W - 0

VCC

POWER

R/W - 0

VCC5V

R/W - 0

VCC3V

R/W - 0

VPP1

R/W - 0

VPP0

R/W - 0


１００ Card

Power

Mask

“CARD_PW_GOOD”端子をマスクします。０：イネーブル１：マスク（CARD_PW_GOOD 入力信号を High 固定にします。）

９

０

CARD

RESET

・カードのリセット信号を制御します。０：カードリセットアサート１：カードリセットネゲートカード抜去時は、クリア（初期値）されます。

８０ POWER

Down

・消費電力を少にします。０：通常モード１：パワーダウンモード（内部レジスタの状態は保持されます） ① カードへの電源供給を停止します。 ② カード側出力ポートをディセーブルになります ③ 内部クロックを停止し、全機能動作を停止します。ただし、電源制御レジスタへのアクセスは可能です注）パワーダウンモードに移行した場合、カード内部のコンフィギュレーション値は失われます。

７０ SUSPEND

０：通常モード１：サスペンドモード（カード出力ポート，カード電源制御はサスペンドモードへの移行前の状態が保持されます） ① 内部クロックを停止し全機能動作を停止します。ただし、電源制御レジスタへのアクセスは可能です ② ＩＲＥＱ，ＳＴＳＣＨＧ信号をシステムにステアリングする事は可能です。



４．２．６カード電源制御レジスタ２／２


６

０

CARD

ENABLE

・カードへの出力信号と入力信号を制御します。０：出力＝Ｈｉ－ｚ，入力＝内部レベル固定１：出力＝出力，入力＝内部レベル固定解除カード抜去時は、クリア（初期値）されます。

５

０

AUTO

POWER

・カードの挿抜検出により自動的に電源制御端子を制御します。０：カード挿抜検出を無視し設定値(bit3-0)を出力１：カードの挿抜検出で設定値(bit3-0)出力を制御注１）bit4: Vcc Power が“1”に設定されている場合にカードの挿抜により設定値を出力します。注２）CARD_PW_GOOD 端子機能を使用していない場合は挿入検出による自動電源制御機能は使用しないで下さい。

４

０

VCC

POWER

・カード電源のＯＮ／ＯＦＦを設定します。０：ＯＦＦ１：設定値(bit3-0)を出力注）Auto Power が設定されている場合は、カードが挿入されている場合に設定値を出力します。

３０ VCC5V

・“-CVCC5”端子の出力値を設定する。 “-CVCC5”端子には、設定値の反転が出力されます。０：-CVCC5＝１１：-CVCC5＝０

２０ VCC3V

・“-CVCC3”端子の出力値を設定する。 “-CVCC3”端子には、設定値の反転が出力されます。０：-CVCC3＝１１：-CVCC3＝０

１

０

VPP1 ・“CVPP1”端子の出力値を設定する。０：CVPP1＝０１：CVPP1＝１

０

０

VPP0 ・“CVPP0”端子の出力値を設定する。０：CVPP0＝０１：CVPP0＝１



４．２．７メモリウィンドウ０コントロールレジスタ１

メモリウィンドウ０コントロールレジスタ１ Address F0h


WIN

EN

R/W - 0

WIDTH4

R/W - 1

WIDTH3

R/W - 1

WIDTH2

R/W - 1

WIDTH1

R/W - 1

WIDTH0

R/W - 1

HOLD1

R/W - 1

HOLD0

R/W - 1


SETUP1

R/W - 1

SETUP0

R/W - 1

SA25

R/W - 0

SA24

R/W - 0

SA23

R/W - 0

SA22

R/W - 0

SA21

R/W - 0

SA20

R/W - 0


１５

０

WINEN

・ウィンドウをイネーブルにします。０：ディセーブル１：イネーブルカード抜去時は、クリア（初期値）されます。

14-10 11111 WIDTH

・コマンドパルス幅時間をクロック単位で設定します。（WIDTH 値＋２） × CARD_CLK 周期＋ CARD_CLK 周期＝ WIDTH 時間

９－８ 11 HOLD

・カードアドレス対コマンド立ち下がり時間をクロック単位で設定します。 HOLD 値 ×CARD_CLK 周期＋ CARD_CLK 周期＝ HOLD 時間

７－６

11

SETUP ・コマンド立ち上がり対カードアドレス時間をクロック単位で設定します。 SETUP 値 ×CARD_CLK 周期＋ CARD_CLK 周期＝ SETUP 時間

５－０

000000

SA25-20 ・ウィンドウスタートアドレスセットシステムメモリ空間の１ＭＢ境界アドレスを設定します。その他のウィンドウと設定メモリ空間が重なった場合誤動作をしますので注意して下さい。



４．２．８メモリウィンドウ１コントロールレジスタ１

メモリウィンドウ１コントロールレジスタ１ Address F2h


WIN

EN

R/W - 0

WIDTH4

R/W - 1

WIDTH3

R/W - 1

WIDTH2

R/W - 1

WIDTH1

R/W - 1

WIDTH0

R/W - 1

HOLD1

R/W - 1

HOLD0

R/W - 1


SETUP1

R/W - 1

SETUP0

R/W - 1

SA25

R/W - 0

SA24

R/W - 0

SA23

R/W - 0

SA22

R/W - 0

SA21

R/W - 0

SA20

R/W - 0


１５

０

WINEN


14-10 11111 WIDTH

・コマンドパルス幅時間をクロック単位で設定します。（WIDTH 値＋２） ×CARD_CLK 周期＋ CARD_CLK 周期＝ WIDTH 時間

９－８ 11 HOLD


７－６

11

SETUP ・コマンド立ち上がり対カードアドレス時間をクロック単位で設定します。 SETUP 値 ×CARD_CLK 周期＋ CARD_CLK 周期＝ SETUP 時間

５－０

000000




４．２．９Ｉ／Ｏウィンドウコントロールレジスタ１

Ｉ／Ｏウィンドウコントロールレジスタ１ Address F4h


WIN

EN

R/W - 0

WIDTH4

R/W - 1

WIDTH3

R/W - 1

WIDTH2

R/W - 1

WIDTH1

R/W - 1

WIDTH0

R/W - 1

HOLD1

R/W - 1

HOLD0

R/W - 1


SETUP1

R/W - 1

SETUP0

R/W - 1

SA25

R/W - 0

SA24

R/W - 0

SA23

R/W - 0

SA22

R/W - 0

SA21

R/W - 0

SA20

R/W - 0


１５

０

WINEN


14-10 11111 WIDTH

・コマンドパルス幅時間をクロック単位で設定します。（WIDTH 値＋２） ×CARD_CLK 周期＋ CARD_CLK 周期＝ WIDTH 時間

９－８ 11 HOLD


７－６

11

SETUP ・コマンド立ち上がり対カードアドレス時間をクロック単位で設定します。（SETUP 値＋１） ×CARD_CLK 周期＋ CARD_CLK 周期＝ SETUP 時間

５－０

000000




４．２．１０メモリウィンドウ０コントロールレジスタ２

メモリウィンドウ０コントロールレジスタ２ Address F6h


Scratchpad

Bits

R - 0

Scratchpad

Bits

R - 0

Scratchpad

Bits

R - 0

Scratchpad

Bits

R - 0

SWAP

R/W - 0

Write

Pro

R/W - 0

SIZE

R/W - 0

REG

R/W - 0


CA25

R/W - 0

CA24

R/W - 0

CA23

R/W - 0

CA22

R/W - 0

CA21

R/W - 0

CA20

R/W - 0

CA19

R/W - 0

CA18

R/W - 0


１１０ SWAP ・カードへの 16bit ワードアクセス時のデータスワップを制御します。０：ＳＷＡＰあり１：ＳＷＡＰ無し＊詳細は、「7.13 データ変換一覧表」を参照して下さい。

１００ Write

Pro

・ウィンドウに対するライトアクセスを許可します。０：ライト許可１：ライト不可（カードへのライトサイクルは発生しません）

９０ SIZE

・カードアクセス時のカード側基本データバス幅を設定します。０：８ｂｉｔ１：１６ｂｉｔ

８

０

REG ・“-CREG”端子出力信号を設定します。０：-CREG＝０（アトリビュートメモリ）１：-CREG＝１（コモンメモリ）

７－０

00000000

CA25-18 ・カードアドレスセットカードへ出力する上位アドレスを決定します。下位アドレスは、システム側アドレスがそのまま出力されます。



４．２．１１メモリウィンドウ１コントロールレジスタ２

メモリウィンドウ１コントロールレジスタ２ Address F8h


Scratchpad

Bits

R - 0

Scratchpad

Bits

R - 0

Scratchpad

Bits

R - 0

Scratchpad

Bits

R - 0

SWAP

R/W - 0

Write

Pro

R/W - 0

SIZE

R/W - 0

REG

R/W - 0


CA25

R/W - 0

CA24

R/W - 0

CA23

R/W - 0

CA22

R/W - 0

CA21

R/W - 0

CA20

R/W - 0

CA19

R/W - 0

CA18

R/W - 0



１００ Write

Pro


９０ SIZE


８

０

REG ・“-CREG”端子出力信号を設定します。０：-CREG＝０（アトリビュートメモリ）１：-CREG＝１（コモンメモリ）

７－０

00000000




４．２．１２Ｉ／Ｏウィンドウコントロールレジスタ２

Ｉ／Ｏウィンドウコントロールレジスタ２ Address FAh


Scratchpad

Bits

R - 0

Scratchpad

Bits

R - 0

Scratchpad

Bits

R - 0

Scratchpad

Bits

R - 0

SWAP

R/W - 0

Write

Pro

R/W - 0

SIZE

R/W - 0

AUTO

SIZE

R/W - 0


CA25

R/W - 0

CA24

R/W - 0

CA23

R/W - 0

CA22

R/W - 0

CA21

R/W - 0

CA20

R/W - 0

CA19

R/W - 0

CA18

R/W - 0



１００ Write

Pro


９０ SIZE


８

０

Auto

Size

・CWP_XIOIS16 信号によりデータバスサイズを決定します。０：bit9 - Size によりカードデータバス幅を決定します１：カードからの XIOIS16 でカードデータバスを決定します

７－０

00000000




４．２．１３カードコントロールレジスタ

カードコントロールレジスタ Address FCh


Scratchpad

Bits

R - 0

Scratchpad

Bits

R - 0

Scratchpad

Bits

R - 0

Scratchpad

Bits

R - 0

Scratchpad

Bits

R - 0

Scratchpad

Bits

R - 0

Scratchpad

Bits

R - 0

Scratchpad

Bits

R - 0


Scratchpad

Bits

R - 0

Scratchpad

Bits

R - 0

Scratchpad

Bits

R - 0

Scratchpad

Bits

R - 0

CARD IS

I/O

R/W - 0

LED

ENABLE

R/W - 0

SPKR

ENABLE

R/W - 0

INPACK

ENABE

R/W - 0


３０ CARD IS

I/O

・カードモードを選択します。０：メモリカード I/F １：I/O カード I/F ＆メモリカード I/F 注）Ｉ／Ｏカードモードに設定した場合、メモリカードＩ／Ｆで使用する信号の一部がリプレスされます。

２０ LED

ENABLE

・LED_OUT 端子をイネーブルにします。０：LED_OUT 端子ディセーブル１：CBVD2_SPKR 信号を LED_OUT 端子に出力しますメモリーカード時は無効ですカード抜去時は、クリア（初期値）されます。

１

０

SPKR

ENABLE

・SPKR_OUT 端子をイネーブルにします。０：SPKR 端子ディセーブル１：CBVD2_SPKR 信号を SPKR_OUT 端子に出力しますメモリカード時は無効ですカード抜去時は、クリア（初期値）されます。

０

０ INPACK

ENABE

・-CINPACK 信号の有効無効を設定します。０：-CINPACK 信号無視１：-CINPACK 信号有効



４．２．１４ＰＣＩＣ情報レジスタ

ＰＣＩＣ情報レジスタ Address FEh


ascll1_7

R - 0

ascll1_6

R - 1

ascll1_5

R - 0

ascll1_4

R - 1

ascll1_3

R - 0

ascll1_2

R - 0

ascll1_1

R - 1

ascll1_0

R - 1


ascll2_7

R - 0

ascll2_6

R - 0

ascll2_5

R - 1

ascll2_4

R - 1

ascll2_3

R - 0

ascll2_2

R - 0

ascll2_1

R – 1

ascll2_0

R - 1


15-8 53h ascll word1 ・アスキーコード１ワード目 “Ｓ”

7-0 33h ascll word2 ・アスキーコード２ワード目 “３”



５モード設定５．１概要・本 LSI は、SH2,3 と SH4 のバスサイクルをサポートするため以下の２つのモードと Chip No 設定機能を搭載しました。この機能は、モードレジスタ”E4h”を設定する事により使用可能になります。

１ -WAIT/-RDY 信号機能の選択２大周波数 66Mhz への対応３ Chip No の設定機能（ソフトウエア用）

５．２モードレジスタ設定方法

・モードレジスタは、その他のレジスタとは異なり特殊な意味を持っています。このため以下の手順により確実に設定する必要があります。

１システムリセット後、本 LSI への初のアクセス前までに本 LSI が接続されている”CS”空間のソフトウエアウエイト数を２以上(33Mhz 以下時)又は３以上(66Mhz 以下時)に設定して下さい。２モードレジスタの設定が必要な場合本 LSI への初のアクセスがモードレジスタへのライトアクセスである必要があります。任意の設定値をモードレジスタにライトして下さい。モードレジスタへのライト後、動作上の制約はありません。モードレジスタの設定が不必要な場合

動作上の制約はありません。３モードレジスタの設定は、ハードウエアリセット後以外に変更しないで下さい。変更した場合、誤動作の原因になりますのでご注意下さい。



５．３機能説明

５．３．１ -WAIT/-RDY 信号機能選択・モードレジスタの Bit5:MODE SH4 の設定値と”-WAIT/-RDY”端子の関係を図 5.3.1 に示します。・-WAIT/-RDY 端子は３ステート出力となっています。モードレジスタ Bit5:MODE SH4 の設定により Hi-Z からの遷移状態を決定することができます。この設定により、SH2,3 の”-WAIT”信号機能か SH4 の”-RDY”信号機能を選択する事が可能です。

CKIO

-WAIT

CKIO

-RDY -RDY

-WAIT

MR-SHPC-01 V2

０ (初期値)

１

タイミング波形図ハードウエア接続例 MODE

SH4

図 5.3.1 -WAIT/-RDY 端子動作

MR-SHPC-01 V2



５．３．２カードアクセス基準クロック(CARD_CLK)の選択

・モードレジスタの Bit4:MODE66 の設定値によりカードアクセス基準クロック(CARD_CLK)を選択する事ができます。主にこの機能は、クロック入力大周波数が 33Mhz を越える場合に必ず設定します。・以下にモードレジスタ Bit4:MODE66 の設定値とカードアクセス基準クロック(CARD_CLK)の関係を図 5.3.2 に示します。

・以後“モードレジスタ・Bit4:MODE66”が“０”の場合 MODE0 とし “１”の場合 MODE1 とします。

５．３．３ Chip No Rgister ・モードレジスタの Bit3-Bit0 に Chip No 設定します。・本 LSI が、２個以上搭載されるシステムに置いてソフトウエアによる本 LSI の識別を補助する為のレジスタです。・ソフトウエアで本 Bit を使用しない場合は、初期値のままでご使用下さい。（任意の値を設定しても動作上問題はありません）

CKIO

CARD_CLK

CKIO

CARD_CLK

MODE66

０

(初期値)

１

タイミング波形図

図 5.3.2 CARD_CLK 基本動作図



６システムメモリ空間６．１レジスタ空間

６．１．１機能・本 LSI は、図 6.1 に示すようにレジスタ空間をシステムのメモリ空間の 4MB 境界に自由にマッピングする事ができます。・レジスタ空間のマッピングには、“RA25-22”入力端子を設定する事により設定されたシステムアドレス境界の上位空間にレジスタ空間がマッピングされます。・レジスタ空間は、16Bit 固定データのため必ず 16Bit 幅で Read/Write を実行して下さい。・レジスタ空間は、32Byte の空間が存在します。

６．１．２レジスタ空間マッピング例・ＲＡ２５－２２を“００００”に設定した場合のレジスタ空間アドレスは以下のようになります。

マッピング位置（４ＭＢ境界）ＳＡ２５－２２ＳＡ２５－２２＝ＲＡ２５－２２＝０ｈレジスタアドレス空間ＳＡ２１－０ＳＡ２１－０＝３ＦＦＦＥ０ｈ～３ＦＦＦＦＦｈレジスタ空間アドレスは、マッピング位置とレジスタアドレスを合成した値ＳＡ２５－０＝０３ＦＦＦＥ０ｈ～０３ＦＦＦＦＦｈになります。

Register 32Byte

・・・・・・・・

4MB 境界

4MB 境界

4MB 境界

4MB 境界

MSB

LSB

システムメモリ空間

・ｼｽﾃﾑｱﾄﾞﾚｽ上位“RA25-RA22”を外部入力ﾋﾟﾝで設定する事により、指定された 4MB 空間の上位空間にﾚｼﾞｽﾀ空間をﾏｯﾋﾟﾝｸﾞする事が可能

図 6.1 レジスタアクセス空間メモリマップ

0B 4MB － 31B (Register 空間－ 1)Register Start Address



６．２メモリ，Ｉ／Ｏ空間６．２．１機能・本 LSI は、図 6.2 に示すようにメモリウィンドウ空間とＩ／Ｏウィンドウ空間をシステムのメモリ空間の１ＭＢ境界に自由にマッピングする事ができます。・各ウィンドウ空間は、レジスタのスタートアドレスを設定する事によりシステムのメモリ空間に１ＭＢにウィンドウを自動的に開きます。

I/O 1MB

Memory 1MB

・・・・・・・・

1MB 境界

1MB 境界

1MB 境界

1MB 境界

1MB 境界

1MB 境界

MSB

LSB


×2

・ｼｽﾃﾑｱﾄﾞﾚｽの SA25-SA20 をﾚｼﾞｽﾀに設定

する事により、ｼｽﾃﾑﾒﾓﾘ空間の 1MB 境界へ

ﾏｯﾋﾟﾝｸﾞが可能

図 6.2 メモリ・Ｉ／Ｏアクセス空間メモリマップ



６．３ウィンドウ空間６．３．１機能

・各ウィンドウは、図 6.3 に示すように４つの空間に区別され各空間のサイズは２５６ＫＢになっています。

この４つの空間は、リード・アクセス時とライト・アクセス時で動作が異なって来ます

６．３．２ライト・アクセス・カードへのライトアクセス時は、各空間共に同一空間として扱われます。ライトアクセスでは、２５６ＫＢの空間がライト空間となりどの Write 空間０～３にライトアクセスを実行しても、カードライトアクセスの結果は同じになります。

・この機能は、リード・アクセスとライト・アクセスを交互に行うような場合システムアドレスの移動を、小限に押さえる事ができます。

1MB

256KB

256KB

256KB

256KB

MSB

LSB

Write 空間０

Write 空間１

Write 空間２

Write 空間３

図 6.3.2 各ウィンドウ空間マップ

Card 256KB 空間



６．３．３リード・アクセス

・ “Dummy 空間”と”Real 空間”は、内蔵されているリードバッファを使用する為の空間です。リードバッファを使用しない場合は、”Real 空間“を使用したリード・アクセスを行うことでカードデータをリードする事が可能です。

・ＳＨシリーズでは、リード時に要求データサイズを識別する事ができません。このため、図 6.3.3 に示すように”Byte”空間と”Word”空間を設けアクセスされた空間により要求リードデータサイズを識別します。

・以下にリード・アクセス時の各空間機能を説明します。 Dummy Byte 空間カードの Even,Odd Byte Read Data を Read Buffer に先読みさせる空間です。 Dummy Word 空間カードの Word Read Data を Read Buffer に先読みさせる空間です。 Real Byte 空間カードの Even,Odd Byte Read Data を直接リードするための空間です。 Read Buffer で先読みさせたデータもこの空間でリードします。 Real Word 空間カードの Word Read Data を直接リードするための空間です。 Read Buffer で先読みさせたデータもこの空間でリードします。

1MB

256KB

256KB

256KB

256KB

MSB

LSB

Real Word 空間

Real Byte 空間

Dummy Word 空間

Dummy Byte 空間

図 6.3.3 各ウィンドウ空間マップ

Card 256KB 空間



７．機能・動作７．１ＳＨＣＰＵＩ／Ｆ

７．１．１概要本 LSI の基本アクセスサイクルは、“４×ＣＫＩＯ”と“５×ＣＫＩＯ”で構成されます。（MODE0=４×CKIO，MODE1=5×CKIO）また、サイクルを延長するため本 LSI は“-WAIT/-RDY”信号をアサートします。７．１．２ MODE0 基本４×CKIO サイクル(No WAIT) ① “TW1 Cycle”の立ち上がりクロック↑により“-BS”信号を検出し、システムサイクルの開始を検知します。 ② “TW2 Cycle”の立ち上がりクロック↑により、Address，Command, Data を検出し、本 LSI の動作を決定します。 ③ “TW2 Cycle”の立ち下がりクロック↓により、Read Data の出力を開始します。 ④ “-SRD”のネゲートにより、Read Data 出力を Hi-Z にします。以下に、MODE0 基本 4×CKIO サイクル(No WAIT)波形図を示します。

T1 TW1 TW2 T2

CKIO

SA25-0

-CS

-SRD

Read Data

-BS

-SWE1,0

-WAIT/-RDY

Write Data

図 7.1.2 基本サイクル１波形図(NO WAIT)

① ②

③ ④

Hi-Z

④



７．１．３ MODE1 基本 5×CKIO サイクル(No WAIT) ① “TW1 Cycle”の立ち上がりクロック↑により“-BS”信号を検出し、システムサイクルの開始を検知します。 ② “TW3 Cycle”の立ち上がりクロック↑により、Address，Command, Data を検出し、本 LSI の動作を決定します。 ③ “TW3 Cycle”の立ち下がりクロック↓により、Read Data の出力を開始します。 ④ “-SRD”のネゲートにより、Read Data 出力を Hi-Z にします。以下に、MODE1 基本 5×CKIO(No WAIT)サイクル波形図を示します。

T1 TW1 TW3 T2

SA25-0

-CS

-SRD

Read Data

-BS

-SWE1,0

-WAIT/-RDY

Write Data

図 7.1.3 基本サイクル２波形図(NO WAIT)

① ②

③ ④

Hi-Z

CKIO

TW2④



７．１．４ MODE0 基本 4×CKIO サイクル(1WAIT) ① “TW1 Cycle”の立ち上がりクロック↑により“-BS”信号を検出し、システムサイクルの開始を検知します。 ② “TW2 Cycle”の立ち上がりクロック↑により、Address，Command, Data を検出し、本 LSI の動作を決定します。このタイミングで“-WAIT/-RDY”信号をアサートします。 ③ “TWn*1 Cycle”の立ち上がりクロック↑により、 “-WAIT/-RDY”信号をネゲートします。＊1 TWn Cycle は、“-WAIT/-RDY”により挿入された延長サイクルです。 ④ “TWn*1 Cycle”の立ち下がりクロック↓により、Read Data の出力を開始します。 ⑤ “T2 Cycle”の立ち上がりクロック↑により、“-WAIT/-RDY”信号を Hi-Z にします。 ⑥ “-SRD”のネゲートにより、Read Data 出力を Hi-Z にします。以下に、MODE0 基本 4×CKIO サイクル波形図を示します。

T1 TW1 TW2 T2

CKIO

SA25-0

-CS

-SRD

Read Data

-BS

-SWE1,0

-WAIT/-RDY

Write Data

図 7.1.4 基本サイクル 3 波形図(1WAIT)

① ② ③

④

Twn

Hi-Z Hi-Z

⑥ ⑤

-WAIT/-RDY Hi-Z Hi-Z



７．１．５ MODE1 基本 5×CKIO サイクル(1WAIT) ① “TW1 Cycle”の立ち上がりクロック↑により“-BS”信号を検出し、システムサイクルの開始を検知します。 ② “TW3 Cycle”の立ち上がりクロック↑により、Address，Command, Data を検出し、本 LSI の動作を決定します。このタイミングで“-WAIT/-RDY”信号をアサートします。 ③ “TWn*1 Cycle”の立ち上がりクロック↑により、 “-WAIT/-RDY”信号をネゲートします。＊1 TWn Cycle は、“-WAIT/-RDY”により挿入された延長サイクルです。 ④ “TWn*1 Cycle”の立ち下がりクロック↓により、Read Data の出力を開始します。 ⑤ “T2 Cycle”の立ち上がりクロック↑により、“-WAIT/-RDY”信号を Hi-Z にします。 ⑥ “-SRD”のネゲートにより、Read Data 出力を Hi-Z にします。以下に、MODE1 基本 5×CKIO サイクル波形図を示します。

T1 TW1 TW3 T2

CKIO

SA25-0

-CS

-SRD

Read Data

-BS

-SWE1,0

-WAIT/-RDY

Write Data

図 7.1.5 基本サイクル 4 波形図(1WAIT)

① ② ③

④

Twn

Hi-Z Hi-Z

⑥ ⑤

-WAIT/-RDY Hi-Z Hi-Z

TW2



７．２レジスタ機能７．２．１概要本 LSI は内蔵機能を制御するためのレジスタを内蔵しています。内蔵レジスタへの Read/Write は、16bit ワードアクセス固定になっています。バックグランドでカードサイクルを実行している場合もレジスタへの Read/Write 動作は可能です。（モードレジスタを除く）レジスタアクセス時は、“-WAIT/-RDY”をアサートしません。７．２．２レジスタ構造・図 7.2.2 に示すように１段の“Register Write Buffer”と１段の“Real Register”で構成されています。（モードレジスタを除く）・カードサイクル実行中の Write アクセスは一旦データを Buffer に貯えておき、カードサイクル終了後に “Real Register”にデータをシフトします。・この構造により、カードアクセス中にレジスタの設定値が変更されなくなり実行中カードサイクルとレジスタ設定値の不整合が発生しなくなります。・リードデータは常に“Real Register”の設定値がリードされます。カードサイクル発生中にレジスタライトリードを実行した場合は、ライトデータとリードデータが異なる場合が有ります。・カード電源制御レジスタＢｉｔ９：CARD RESET は、例外としてカードサイクル実行の有無にかかわらず、常に“Real Register”に Write されます。これにより、カードがどのような状態であってもリセットをかけることが可能です。

図 7.2.2 レジスタ構造図

Register

Write

Buffer

Real

Register

SD15-0(Input)

Register Write

PC Card I/F Ready

CKIO

Buffer Data Register Data

Register

Data

Selector

Read Data



７．３リードバッファ

７．３．１概要・本 LSI はシステムバスとのパフォーマンスを向上させるため１段のリードバッファを内蔵しています。・この機能は、各ウィンドウの Dummy(Word,Byte) 空間をリードアクセスする事によりカードデータを本 LSI に貯える事ができます。 Dummy(Word,Byte) 空間へのアクセスは、No WAIT で動作します。ただし、すでにカードサイクルが発生している場合はこの限りでは有りません。また、Dummy(Word,Byte) 空間にリードアクセスした場合は、システムにリードデータを返送しません。（図 7.3.1.1）・Dummy(Word,Byte) 空間をリードアクセスした事により、リードバッファに貯えられたデータは、Dummy(Word,Byte) 空間をリードした時と同じ条件で Real(Word,Byte)空間をリードアクセスする事によりリードバッファのデータをリードする事ができます*1。（図 7.3.1.2）＊１：この状態を”HIT”とします。

System Dummy Read Access System PC Card

Card Read Access

Read Buffer

Card Read Data System Read Data

MR-SHPC-01 V2

System Real Read Access System PC Card

Card Read Access

Read Buffer

System Read Data

MR-SHPC-01 V2

HIT

図 7.3.1.1 Dummy Read 動作概略図

図 7.3.1.2 Real Read 動作概略図



７．３．２リードバッファ動作・図 7.3.2 にリードバッファ機能の動作フロチャートを示します。・図 7.3.2 のフロチャートでは、システムからのアクセスに対しリードバッファの状態を判断し、リードデータの制御とリードバッファデータの管理を行っています。・リードバッファは、Dummy 空間へのリードアクセスによりデータを保持し Real 空間をリードする事により、リードバッファのデータがリードできます。・リードバッファデータの整合性を保つため、リードバッファのデータと同じ領域へのカードライト動作が発生した場合、リードバッファのデータをクリアします。・カードが抜去された場合、リードバッファデータはクリアされます。

No

Data Invalid

Yes

Real

Read

Data Valid

START

Read/Write

Dummy/Real

Read Hit

Write

Card Data

No

Read Buffer Data Latch

Buffer Data

Quit

Card Data Latch

Data Invalid

Dummy

Buffer Data Change

Data Valid

Buffer Data Clear

Write Hit

Yes

図 7.3.2 動作フロチャート

Card Out



７．３．３リードバッファＨｉｔ条件・リードバッファの Real Read Access 時と Write Access 時の Hit 条件を図 7.3.3.1 と図 7.3.3.2 に示します。

I/O or Memory Access (1bit)

CA25-1 (25bit)

REG (1bit)

Read Buffer Condition System Access Condition

I/O or MemoryAccess (1bit)

CA25-1 (25bit)

REG (1bit)

Write HIT

図 7.3.3.2 ライトアクセス時の Hit 決定比較データ

・Write Hit

リードバッファのデータをクリアします。

I/O or Memory Access (1bit)

CA25-0 (26bit)

SWAP (1bit)

REG (1bit)

16bit Access (1bit)

8bit Access (1bit)

Buffer Data ＝ VALID (1bit)

Read Buffer Condition System Access Condition

I/O or MemoryAccess (1bit)

CA25-0 (26bit)

SWAP (1bit)

REG (1bit)

16bit Access (1bit)

8bit Access (1bit)

HIT

図 7.3.3.1 リアルリードアクセスの Hit 決定比較データ



７．４割り込み

７．４．１割り込み要求選択機能・割り込み制御レジスタの Bit13-5 の設定値と SIRQ3-0 の関係を表 7.4.1 に示します。・Card IRQ：Bit13，RING IRQ：Bit10，Management IRQ：Bit7 が全て“０”に設定されている場合は、SIRQ3-0 がすべて“Hi-Z”になります。

要因３要因２要因１割り込み出力端子

Card IRQ

Bit13-11

RING IRQ

Bit10-8

Management IRQ

Bit7-5

SIRQ3 SIRQ2 SIRQ1 SIRQ0

0 X X 0 X X 0 X X Hi-Z Hi-Z Hi-Z Hi-Z

1 0 0 0 X X 0 X X Hi-Z Hi-Z Hi-Z 要因３

1 0 1 0 X X 0 X X Hi-Z Hi-Z 要因３ Hi-Z

1 1 0 0 X X 0 X X Hi-Z 要因３ Hi-Z Hi-Z

1 1 1 0 X X 0 X X 要因３ Hi-Z Hi-Z Hi-Z

0 X X 1 0 0 0 X X Hi-Z Hi-Z Hi-Z 要因２

0 X X 1 0 1 0 X X Hi-Z Hi-Z 要因２ Hi-Z

0 X X 1 1 0 0 X X Hi-Z 要因２ Hi-Z Hi-Z

0 X X 1 1 1 0 X X 要因２ Hi-Z Hi-Z Hi-Z

0 X X 0 X X 1 0 0 Hi-Z Hi-Z Hi-Z 要因１

0 X X 0 X X 1 0 1 Hi-Z Hi-Z 要因１ Hi-Z

0 X X 0 X X 1 1 0 Hi-Z 要因１ Hi-Z Hi-Z

0 X X 0 X X 1 1 1 要因１ Hi-Z Hi-Z Hi-Z

1 0 0 1 0 0 1 0 0 Hi-Z Hi-Z Hi-Z 要因 3&2&1

0 X X 1 0 0 1 0 0 Hi-Z Hi-Z Hi-Z 要因 2&1

1 0 1 1 0 0 1 0 0 Hi-Z Hi-Z 要因 3 要因 2&1

1 1 0 1 0 0 1 0 0 Hi-Z 要因 3 Hi-Z 要因 2&1

1 1 1 1 0 0 1 0 0 要因 3 Hi-Z Hi-Z 要因 2&1

表 7.4.1 割り込みステアリング一覧表１／３ X ＝ High or Low




Card IRQ

Bit13-11

RING IRQ

Bit10-8

Management IRQ

Bit7-5


0 X X 1 0 1 1 0 1 Hi-Z Hi-Z 要因 2&1 Hi-Z

1 0 0 1 0 1 1 0 1 Hi-Z Hi-Z 要因 2&1 要因 3

1 0 1 1 0 1 1 0 1 Hi-Z Hi-Z 要因 3&2&1 Hi-Z

1 1 0 1 0 1 1 0 1 Hi-Z 要因 3 要因 2&1 Hi-Z

1 1 1 1 0 1 1 0 1 要因 3 Hi-Z 要因 2&1 Hi-Z

0 X X 1 1 0 1 1 0 Hi-Z 要因 2&1 Hi-Z Hi-Z

1 0 0 1 1 0 1 1 0 Hi-Z 要因 2&1 Hi-Z 要因 3

1 0 1 1 1 0 1 1 0 Hi-Z 要因 2&1 要因 3 Hi-Z

1 1 0 1 1 0 1 1 0 Hi-Z 要因 3&2&1 Hi-Z Hi-Z

1 1 1 1 1 0 1 1 0 要因 3 要因 2&1 Hi-Z Hi-Z

0 X X 1 1 1 1 1 1 要因 2&1 Hi-Z Hi-Z Hi-Z

1 0 0 1 1 1 1 1 1 要因 2&1 Hi-Z Hi-Z 要因 3

1 0 1 1 1 1 1 1 1 要因 2&1 Hi-Z 要因 3 Hi-Z

1 1 0 1 1 1 1 1 1 要因 2&1 要因 3 Hi-Z Hi-Z

1 1 1 1 1 1 1 1 1 要因 3&2&1 Hi-Z Hi-Z Hi-Z

1 0 0 1 0 0 1 0 0 Hi-Z Hi-Z Hi-Z 要因 3&2&1

1 0 0 1 0 0 0 X X Hi-Z Hi-Z Hi-Z 要因 3&2

1 0 0 1 0 0 1 0 1 Hi-Z Hi-Z 要因 1 要因 3&2

1 0 0 1 0 0 1 1 0 Hi-Z 要因 1 Hi-Z 要因 3&2

1 0 0 1 0 0 1 1 1 要因 1 Hi-Z Hi-Z 要因 3&2

1 0 1 1 0 1 0 X X Hi-Z Hi-Z 要因 3&2 Hi-Z

1 0 1 1 0 1 1 0 0 Hi-Z Hi-Z 要因 3&2 要因 1

1 0 1 1 0 1 1 0 1 Hi-Z Hi-Z 要因 3&2&1 Hi-Z

1 0 1 1 0 1 1 1 0 Hi-Z 要因 1 要因 3&2 Hi-Z

1 0 1 1 0 1 1 1 1 要因 1 Hi-Z 要因 3&2 Hi-Z

1 1 0 1 1 0 0 X X Hi-Z 要因 3&2 Hi-Z Hi-Z

1 1 0 1 1 0 1 0 0 Hi-Z 要因 3&2 Hi-Z 要因 1

1 1 0 1 1 0 1 0 1 Hi-Z 要因 3&2 要因 1 Hi-Z

1 1 0 1 1 0 1 1 0 Hi-Z 要因 3&2&1 Hi-Z Hi-Z

表 7.4.1 割り込みステアリング一覧表１／３ X ＝ High or Low表 7.4.1 割り込みステアリング一覧表２／３ X ＝ High or Low




Card IRQ

Bit13-11

RING IRQ

Bit10-8

Management IRQ

Bit7-5


1 1 0 1 1 0 1 1 1 要因 1 要因 3&2 Hi-Z Hi-Z

1 1 1 1 1 1 0 X X 要因 3&2 Hi-Z Hi-Z Hi-Z

1 1 1 1 1 1 1 0 0 要因 3&2 Hi-Z Hi-Z 要因 1

1 1 1 1 1 1 1 0 1 要因 3&2 Hi-Z 要因 1 Hi-Z

1 1 1 1 1 1 1 1 0 要因 3&2 要因 1 Hi-Z Hi-Z

1 1 1 1 1 1 1 1 1 要因 3&2&1 Hi-Z Hi-Z Hi-Z

1 0 0 1 0 0 1 0 0 Hi-Z Hi-Z Hi-Z 要因 3&2&1

1 0 0 0 X X 1 0 0 Hi-Z Hi-Z Hi-Z 要因 3&1

1 0 0 1 0 1 1 0 0 Hi-Z Hi-Z 要因 2 要因 3&1

1 0 0 1 1 0 1 0 0 Hi-Z 要因 2 Hi-Z 要因 3&1

1 0 0 1 1 1 1 0 0 要因 2 Hi-Z Hi-Z 要因 3&1

1 0 1 0 X X 1 0 1 Hi-Z Hi-Z 要因 3&1 Hi-Z

1 0 1 1 0 0 1 0 1 Hi-Z Hi-Z 要因 3&1 要因 2

1 0 1 1 0 1 1 0 1 Hi-Z Hi-Z 要因 3&2&1 Hi-Z

1 0 1 1 1 0 1 0 1 Hi-Z 要因 2 要因 3&1 Hi-Z

1 0 1 1 1 1 1 0 1 要因 2 Hi-Z 要因 3&1 Hi-Z

1 1 0 0 X X 1 1 0 Hi-Z 要因 3&1 Hi-Z Hi-Z

1 1 0 1 0 0 1 1 0 Hi-Z 要因 3&1 Hi-Z 要因 2

1 1 0 1 0 1 1 1 0 Hi-Z 要因 3&1 要因 2 Hi-Z

1 1 0 1 1 0 1 1 0 Hi-Z 要因 3&2&1 Hi-Z Hi-Z

1 1 0 1 1 1 1 1 0 要因 2 要因 3&1 Hi-Z Hi-Z

1 1 1 0 X X 1 1 1 要因 3&1 Hi-Z Hi-Z Hi-Z

1 1 1 1 0 0 1 1 1 要因 3&1 Hi-Z Hi-Z 要因 2

1 1 1 1 0 1 1 1 1 要因 3&1 Hi-Z 要因 2 Hi-Z

1 1 1 1 1 0 1 1 1 要因 3&1 要因 2 Hi-Z Hi-Z

1 1 1 1 1 1 1 1 1 要因 3&2&1 Hi-Z Hi-Z Hi-Z

注）各要因を”SIRQn”に重ねて設定する場合は、必ず各要因の割り込みレベル(Pulse/Level)を同じ設定にして下さい。異なった設定にし場合、割り込み要求がシステムに受け付けられない場合があります。

表 7.4.1 割り込みステアリング一覧表３／３ X ＝ High or Low



７．４．２割り込み基本動作・カードの状態変化によるシステム割り込み要求発生基本動作を図 7.4.2.1 に示します。・カードの IREQ によるシステム割り込み要求発生基本動作を図 7.4.2.2 に示します。・IREQ は、そのまま SIRQn にステアリングされます。・カードの STSCHG によるシステム割り込み要求発生基本動作を図 7.4.2.3 に示します。 STSCHG 割り込みは、そのまま SIRQn にステアリングされます。

要因レジスタリード

MODE0 : CKIO × 4

MODE1 : CKIO × 8

Card Status Change

SIRQn (Pulse)

SIRQn (Level)

Pulse と Level の切り替えは、“割り込み制御レジスタ１：Bit14”の設定により選択可能

図 7.4.2.1 カードの状態変化による割り込み発生

IREQ

SIRQn

図 7.4.2.2 IREQ による割り込み発生

STSCHG

SIRQn

図 7.4.2.3 STSCHG による割り込み発生



・以下の条件の場合に、本 LSI はカードの状態変化割り込みをステアリングする事ができません。 ① 本 LSI に、クロック（CKIO）が供給されていない場合。 ② カードが挿入されていない場合。（カードの挿抜は除きます） ③ カードが挿入されていて“カード電源制御レジスタ”が以下の設定値でない場合。（“割り込み制御レジスタ１”は含みません） Bit8 : Power Down ＝ 0 Bit7 : Suspend ＝ 0 Bit6 : Card Enable ＝ 1 Bit4 : VCC Power ＝ 1 Bit3 : VCC5V or Bit2 : VCC3V ＝ 1 注）CARD_PW_GOOD 端子が“１”である必要が有ります。・以下の条件の場合に、本 LSI はカードの IREQ 割り込みをステアリングする事ができません。 ① カードが挿入されていない場合。 ② カードが挿入されていて“カード電源制御レジスタ”が以下の設定値でない場合。（“割り込み制御レジスタ１”は含みません） Bit8 : Power Down ＝ 0 Bit6 : Card Enable ＝ 1 Bit4 : VCC Power ＝ 1 Bit3 : VCC5V or Bit2 : VCC3V ＝ 1 注）CARD_PW_GOOD 端子が“１”である必要が有ります。・以下の条件の場合に、本 LSI はカードの STSCHG 割り込みをステアリングする事ができません。 ① カードが挿入されていない場合。 ② カードが挿入されていて“カード電源制御レジスタ”が以下の設定値でない場合。（“割り込み制御レジスタ１”は含みません） Bit8 : Power Down ＝ 0 Bit6 : Card Enable ＝ 1 Bit4 : VCC Power ＝ 1 Bit3 : VCC5V or Bit2 : VCC3V ＝ 1 注）CARD_PW_GOOD 端子が“１”である必要が有ります。



７．５カード電源制御７．５．１概要本 LSI は、電源制御回路を制御するための制御端子を４本搭載しています。この４本の制御端子は、内部レジスタを設定する事により自由に設定をする事ができます。カードの電源監視用ピン“CARD_PW_GOOD”を搭載しています。この監視用ピンは外部の電源電圧監視回路からのステータスを検出するための端子のため、直接電源電圧を監視する事はできません。７．５．２カード電源制御回路構成・本 LSI を含むカード電源制御構成を図 7.5.2 に示します。・カードの電源制御は、本 LSI の外部に電源制御回路を必要とします。この電源制御回路により本 LSI カード I/F への電源供給とカードへの電源供給を制御します。

CA

RD

_PW_G

OO

D

電源制御回路 Vcc( +5.0 / +3.3 / 0 V)

Vpp( +12/ +5.0/ +3.3/ 0V )

+3.3V +5.0V +12V

Card SLOT

ＳＨシステムバス

図 7.5.2 カード電源制御概略図

ｼｽﾃﾑﾊﾞｽ I/F PC ｶｰﾄﾞﾊﾞｽ I/F

CV

PP0C

VPP1

-CV

CC

5-C

VC

C3

MR-SHPC-01SYSTEM VCC CARD VCC



７．５．３カード電源制御・表 7.5.3.1 に“電源制御レジスタ”の設定値と、電源制御端子との関係を示します。

電源制御レジスタ -CCD2

-CCD1

電源制御端子出力

bit8

Power Down

bit5

Auto Power

bit4

VCC Power

Card In

or

Card Out

-CVCC5

-CVCC3

CVPP1

CVPP0

1 X X X Inactive high Inactive high Inactive low Inactive low

0 X 0 X Inactive high Inactive high Inactive low Inactive low

0 0 1 X bit3:VCC5V bit2:VCC3V bit1:VPP1 bit0:VPP0

0 1 1 Card In bit3:VCC5V bit2:VCC3V bit1:VPP1 bit0:VPP0

0 1 1 Card Out Inactive high Inactive high Inactive low Inactive low

・表 7.5.3.2 に電源監視端子と Power On Status との関係を示します

電源制御レジスタ

カード電源監視端子

電源制御端子カードステータスレジスタ

bit10 CARD POWER

MASK

CARD_PW_ GOOD

-CVCC5

-CVCC3

bit6 POWER

ON

X X Inactive high Inactive high Power Off = 0

0 0 Inactive high Active low Power Off = 0

0 1 Inactive high Active low Power On = 1

0 0 Active low Inactive high Power Off = 0

0 1 Active low Inactive high Power On = 1

0 0 Active low Active low Power Off = 0

0 1 Active low Active low Power On = 1







表 7.5.3.1 電源制御端子動作一覧表

表 7.5.3.2 パワーオンステータス動作一覧表



７．５．４ CARD_PW_GOOD 端子条件・CARD_PW_GOOD 端子と CARD VCC との関係を図 7.5.4.1，図 7.5.4.2 に示します。・CARD_PW_GOOD 端子は、High ＝ Card Power On， Low ＝ Card Power Off と判断します。・図 7.5.4.1，図 7.5.4.2 に示す電源電圧を検出し、CARD_PW_GOOD 端子にステータスを入力して下さい。・カード側電源電圧の監視ができない場合は、CARD_PW_GOOD 端子は High 固定にして下さい。 CARD_PW_GOOD 端子を High 固定にした場合、“Auto Power Mode” 使用時にソフトウエアにより電源制御サポートが必要になります。

4.5V or 3.0V

Min 0ns

CARD VCC

CARD_PW_GOOD

図 7.5.4.1 カード電源電圧投入対 CARD_PW_GOOD 端子タイミング

4.5V or 3.0V

Min 0ns

CARD VCC

CARD_PW_GOOD

図 7.5.4.2 カード電源電圧遮断対 CARD_PW_GOOD 端子タイミング



７．６省電力モード７．６．１概要・本 LSI は、３つの省電力モードを搭載しています。消費電力電力は、以下の順に低くなります。「 Normal Mode ＞ Card I/F Stop Mode ＞ SUSPEND Mode ＞ Power Down Mode 」・各省電力モードは、各機能ブロックへ供給されているクロックを機能ブロック毎に停止する事により、消費電力を抑えています。・SUSPEND Mode, Power Down Mode では、機能制約を受けます。・各省電力モード共通で、省電力モードへ移行した場合の内部状態は省電力モード移行前の状態で保持されます。ただし、停止していない機能はこの限りでは有りません。

７．６．２機能制約・表 7.6.2 に各省電力モード移行時の機能制約を示します。

機能 Card I/F Stop Mode

SUSPEND Mode

Power DownMode

カードサイクル変換（カードへのアクセス）不可能不可能不可能カード状態変化割り込みステアリング不可能不可能不可能 IREQ 割り込みステアリング不可能可能不可能 STSCHG 割り込みステアリング不可能可能不可能割り込み要因セット不可能不可能不可能レジスタアクセス（電源制御レジスタ）可能可能可能レジスタアクセス（割り込み要因レジスタ）可能可能不可能レジスタアクセス（その他レジスタ）可能可能不可能カード電源制御可能可能不可能カード電源制御信号値保持保持強制ＯＦＦ LED 点灯可能 (SOFT) 可能不可能スピーカー出力可能 (SOFT) 可能不可能ライトバッファデータ保持データ保持データ保持リードバッファデータ保持データ保持データ保持

表 7.6.2 各モード移行時の機能制約一覧表



７．６．３ Card I/F Stop Mode ・Card I/F Stop Mode は、“電源制御レジスタ bit6：Card Enable”の設定値を自動認識し Card I/F へのクロックを制御します。 “電源制御レジスタ bit6：Card Enable”が“０”に設定されることにより自動的に Card I/F Stop Mode へ移行し“１”を設定することにより Card I/F Stop Mode を解除します。 Card I/F Stop Mode は、自動で制御されているため Card I/F Stop Mode への移行や解除を任意に行うことは出来ません。・図 7.6.3.1 に MODE0，図 7.6.3.2 に MODE1 で使用した場合の “電源制御レジスタ bit6：Card Enable”とクロックとの関係を示します。・“電源制御レジスタ bit6：Card Enable”が Disable（ bit6 = 0 )に設定されている場合、Card I/F ブロックのクロックは発振しません。このためカードへのアクセス要求が発生した場合本 LSI はシステムサイクルを短（CKIO × 4 又は CKIO × 5)で終了させ、カードサイクルは発生しません。（システムサイクルは無効です）

CKIO

-CARD_ENABLE

CARD_CLK

図 7.6.3.1 MODE0 Card I/F Clock Stop Timing

CKIO

-CARD_ENABLE

CARD_CLK

図 7.6.3.2 MODE1 Card I/F Clock Stop Timing



７．６．４ SUSPEND Mode ・SUSPEND Mode は、“電源制御レジスタ bit7：SUSPEND”に“1”を設定する事により、SUSPEND Mode に移行します。・SUSPEND Mode では、各機能ブロックへのクロックを停止し消費電力を節約します。・図 7.6.4.1 に MODE0，図 7.6.4.2 に MODE1 で使用した場合の “電源制御レジスタ bit7：SUSPEND”とクロックとの関係を示します。

CKIO

SUSPEND

CARD_CLK

図 7.6.4.1 MODE0 SUSPEND Mode Clock Stop Timing

SH I/F CLK

CKIO

SUSPEND

CARD_CLK

図 7.6.4.2 MODE1 SUSPEND Mode Clock Stop Timing

SH I/F CLK



７．６．５ Power Down Mode ・Power Down Mode は、“電源制御レジスタ bit8：Power Down”に“1”を設定する事により、Power Down Mode に移行します。・Power Down Mode では、“電源制御レジスタ”へのアクセスを除くすべての機能と、カード側の出力を Hi-Z にし消費電力を少にします。・図 7.6.5.1 に MODE0，図 7.6.5.2 に MODE1 で使用した場合の “電源制御レジスタ bit8：Power Down”とクロックとの関係を示します。・Power Down Mode に移行した場合カードへの電源制御端子は Inactive 状態になり、カード側の出力を Hi-Z にし入力信号レベルを内部回路で固定します。カードへの電源供給がされなくなるためカードの設定内容は消滅します。・Power Down Mode からの復帰後は必ずカードを再設定して下さい。（再設定は、設定可能なカードに限ります。）

CKIO

Power Down

CARD_CLK

図 7.6.5.1 MODE0 Power Down Mode Clock Stop Timing

SH I/F CLK

CKIO

SUSPEND

CARD_CLK

SH I/F CLK

図 7.6.5.2 MODE1 Power Down Mode Clock Stop Timing



７．７ LED，スピーカー７．７．１概要・本 LSI はカードからの入力信号“CBVD2_SPKR”を I/O カードモード時に “SPKR_OUT”，“LED_OUT”出力端子に出力する事ができます。また、内部レジスタを設定する事によりカードからの入力信号 “CBVD2_SPKR”とは無関係に“SSPKR_OUT”，“SLED_OUT” 出力端子に任意の値を出力する事が可能です。７．７．２ LED ・LED_OUT 出力は、Open－Drain 出力になっています。このため直接 LED を接続する事が可能です。・LED_OUT 出力の制御は、カードからの入力信号“CBVD2_SPKR”とレジスタの設定値の２種類から選択が可能です。表 7.7.2 に LED_OUT への信号選択を示します。

カードコントロールレジスタオプションレジスタ CBVD2_SPKR LED_OUT

bit3 Card is

I/O

bit2 LED

Enable

bit0 LED

SELECT

bit2 SOFT LED

Data

入力レベル

出力レベル

０ＸＸＸＸ Hi-Z １０ＸＸＸ Hi-Z １１０Ｘ００１１０Ｘ１ Hi-Z １１１０Ｘ０１１１１Ｘ Hi-Z

表 7.7.2 LED_OUT 信号選択一覧表



７．７．３スピーカー・SPKR_OUT 出力の制御は、カードからの入力信号“CBVD2_SPKR”とレジスタの設定値の２種類から選択が可能です。表 7.7.3 に SPKR_OUT への信号選択を示します。

カードコントロールレジスタオプションレジスタ CBVD2_SPKR SPKR_OUT

bit3 Card is

I/O

bit1 SPKR Enable

bit1 SPKR

SELECT

bit3 SOFT SPKR

Data

入力レベル

出力レベル

０ＸＸＸＸ Hi-Z １０ＸＸＸ Hi-Z １１０Ｘ００１１０Ｘ１１１１１０Ｘ０１１１１Ｘ１

７．８ＴＥＳＴモード７．８．１概要・本 LSI の動作確認を容易にするために、内部回路状態のモニターができます。このテストモードは、TEST 入力端子を“High”に設定しオプションレジスタ bit11-8 を設定する事によりテストモードに移行します。７．８．２モード内容・表 7.8.2 にテストモード一覧表を示します。・内部信号モニタモード１は、モニター信号が出力される外部出力端子をシステムで使用していない場合は、通常動作と併用する事ができます。・内部信号モニタモード２は、通常動作との併用はできません。

表 7.7.3 SPKR_OUT 信号選択一覧表



TEST オプションレジスタ内容端子 bit11 bit10 bit9 bit8

０ X X X X 通常動作

１００００内部信号モニタモード１

SIRQ3 ＝ 0: Read Buffer Hit 1:Read Buffer No Hit

SIRQ2 ＝ 0: Read Buffer Invalid 1:Read Buffer Valid

SIRQ1 ＝ 1: PCIC Start ( 0->1->0 Cycle Start )

SSPKR_OUT ＝ 0: PCIC I/F Busy 1: PCIC I/F Ready

１１１１１内部信号モニタモード２

内部メモリウィンドウ選択信号が、CA24-0 に出力されます。

（選択信号は全て負論理です）

CA24 = Memory Window0 Word Real 空間選択信号

CA23 = Memory Window0 Byte Real 空間選択信号

CA22 = Memory Window0 Word Dummy 空間選択信号

CA21 = Memory Window0 Byte Dummy 空間選択信号

CA20 = Memory Window1 Word Real 空間選択信号

CA19 = Memory Window1 Byte Real 空間選択信号

CA18 = Memory Window1 Word Dummy 空間選択信号

CA17 = I/O Window Byte Dummy 空間選択信号

CA16 = I/O Window Word Real 空間選択信号

CA15 = I/O Window Byte Real 空間選択信号

CA14 = I/O Window Word Dummy 空間選択信号

CA13 = I/O Window Byte Dummy 空間選択信号

CA12 = オプションレジスタ空間選択信号

CA11 = カードステータスレジスタ空間選択信号

CA10 = 割り込み要因レジスタ空間選択信号

CA9 = 割り込み制御レジスタ空間選択信号

CA8 = カード電源制御レジスタ空間選択信号

CA7 = メモリウィンドウ０コントロールレジスタ１空間選択信号

CA6 = メモリウィンドウ 1 コントロールレジスタ１空間選択信号

CA5 = I/O ウィンドウコントロールレジスタ２空間選択信号

CA4 = メモリウィンドウ 0 コントロールレジスタ２空間選択信号

CA3 = メモリウィンドウ 1 コントロールレジスタ２空間選択信号

CA2 = I/O ウィンドウコントロールレジスタ２空間選択信号

CA1 = カードコントロールレジスタ空間選択信号

CA0 = チップ情報レジスタ空間選択信号

１０００１ ← 予約（通常モードです）

１１１０ ←

表 7.8.2 テストモード動作一覧表



７．９カードＩ／Ｆ７．９．１概要・本 LSI は、カード I/F タイミングを任意に設定できる機能を内蔵しています。この機能は、内蔵のレジスタを設定する事で各ウィンドウ毎にクロック単位で自由にカードアクセスタイミングの設定ができます。７．９．２基本メモリサイクル・メモリサイクルのタイミング調整は、図 7.9.2 の Setup, Width, Hold のタイミングが調整可能です。このタイミング調整は、表 7.9.2 に示すレジスタの各ビットを設定しクロック単位で調整します。

・図 7.9.2 の①のタイミング（Width 設定値＋2 クロック目の立ち上がり）でカードウエイトをサンプリングし、延長サイクル挿入の有無を決定します。

・図 7.9.2 の②のタイミング（Width 設定値＋3 クロック目の立ち上がり又は CardWait 解除後のクロックの立ち上がり）でリードデータをラッチします。

レジスタ名 Setup Width Hold

bit7 bit6 bit14 bit13 bit12 bit11 bit10 bit9 bit8

メモリウィンドウ０コントロールレジスタ１

MAX

CARD_CLK × 4

MAX

CARD_CLK × 32

MAX

CARD_CLK × 4

メモリウィンドウ１コントロールレジスタ１

MAX

CARD_CLK × 4

MAX

CARD_CLK × 32

MAX

CARD_CLK × 4

setup width hold

CARD_CLK

CA25-0

Write Data

-COE/-CWE_PGM

-CCE2,1

-CWAIT Sampling Read Data Latch

図 7.9.2 メモリカード基本アクセスタイミング

① ②

表 7.9.2 メモリタイミング調整レジスタ一覧表



７．９．３基本 I/O サイクル・I/O サイクルのタイミング調整は、図 7.9.3 の Setup, Width, Hold のタイミングが調整可能です。このタイミング調整は、表 7.9.3 に示すレジスタの各ビットを設定しクロック単位で調整します。

・図 7.9.3 の①のタイミング（Setup 設定値＋1 クロック目立ち上がりクロック）で-IOIS16 をサンプリングし、カードバスサイズを自動決定します。（I/O ウィンドウコントロールレジスタ bit8 が “1”に設定されている場合に有効になります。）

・図 7.9.3 の②のタイミング（Width 設定値＋1 クロック目立ち上がりクロック）で-CINPACK をサンプリングし、リードデータの有効／無効を決定します。（カードコントロールレジスタ bit0 が“1”に設定されている場合に有効になります。）

・図 7.9.3 の③のタイミング（Width 設定値＋2 クロック目立ち上がりクロック）でカードウエイトをサンプリングし、延長サイクル挿入の有無を決定します。

・図 7.9.3 の④のタイミング（Width 設定値＋3 クロック目立ち上がりクロック）でリードデータをラッチします。

レジスタ名 Setup Width Hold

bit7 bit6 bit14 bit13 bit12 bit11 bit10 bit9 bit8

I/O ウィンドウコントロールレジスタ１

MAX

CARD_CLK × 4

MAX

CARD_CLK × 32

MAX

CARD_CLK × 4

表 7.9.3 I/O タイミング調整レジスタ一覧表



②

図 7.9.3 I/O カード基本アクセスタイミング

setup width hold

CARD_CLK

CA25-0

Write Data

-CIORD/-CIOWR

-CCE1

-CCE2

-CINPACK Sampling

Read Data Latch-CWAIT Sampling

-IOIS16 Sampling

③ ④ ①



７．１０カードアドレス変換７．１０．１概要・本 LSI は、カードへの基本アクセス空間“２５６ＫＢ”を拡張するために内蔵レジスタによりカードへの上位アドレス“CA25～CA18”を任意に設定する事ができます。・図 7.10.1.1 にカードアドレス変換概略図を示します。カードアドレスは、レジスタにより設定された“CA25-18”とシステムアドレス“SA17-0”を合成して“CA25-0”を作り出しています。・図 7.10.1.2 は、システムメモリ空間とカード空間のマッピング図です。

256KB


大６４ＭＢ

コモンメモリ空間

大６４ＭＢ

I/O 空間大６４ＭＢ

カード空間

アトリビュートメモリ空間大６４ＭＢ

256KB

256KB

・・・・

図 7.10.1.2 カード空間マッピング概略図

×256 枚

Register

Register Data CA25-18

SA17- 0 System Address

SA17- 0

CA25- 0

図 7.10.1.1 カードアドレス変換概略図



７．１０．２機能・カードアドレス“CA0”の決定は、リードとライトで異なっています。表 7.10.2 に、“CA0”の決定条件一覧表を示します。・カードへのライトアクセス時の“CA0”は、-SWE1,2 により決定されリードアクセス時は、システムアドレス“SA0”がそのまま出力されます。・カードアドレス“CA0”は、Word to Byte 機能により決定される場合が有ります。詳細は、「７．１１ Word to Byte」を参照して下さい。

ENDIAN -SWE1 -SWE0 -SRD SA0 CA0 備考０００１Ｘ０ Bus Size により異なります*1 ００１１Ｘ０－０１０１Ｘ１－１００１Ｘ０ Bus Size により異なります*1 １０１１Ｘ１－１１０１Ｘ０－Ｘ１１０００アクセス空間により異なります*1

Ｘ１１０１１－

＊１：Word to Byte 機能により“CA0”は、変更されます。

表 7.10.2 CA0 決定条件一覧表



７．１１ Word to Byte 機能７．１１．１概要・システムデータバス幅とカードデータバス幅を自動調整する機能を内蔵しています。・この機能は、メモリカードへのアクセスと I/O カードへのアクセスで動作が異なります。・MODE１の場合は使用出来ません。７．１１．２メモリカード Word to Byte 動作・表 7.11.2 にメモリカード時の Word to Byte を示します。・Word to Byte 機能は、カードデータバスサイズが 8bit 幅で、カードへのアクセス要求が 16bit 幅の場合に自動的に 8bit カードサイクルを２回発生させます。このときカードアドレス“CA0”は、EVEN(0) －＞ ODD(1)と変化します。

-SWE1 -SWE0 -SRD 空間 Window Size*1 SA0 CA0 Cycle Word to Byte００１ all 8bit Ｘ

０１

1st 2nd

ＯＮ

００１ all 16bit Ｘ０ 1st ＯＦＦ１１０ Word 8bit Ｘ０

１ 1st 2nd

ＯＮ

１１０ Word 16bit Ｘ０ 1st ＯＦＦ

＊１メモリウィンドウ 1,0 コントロールレジスタ－bit9：Size

CA25-0

-CCE1

-COE/-CWE_PGM

Write Data

Read Data

Even ( CA0 = 0 ) Odd ( CA0 = 1 )

1st 8bit Card Access 2nd 8bit Card Access

-CCE2

図 7.11.2 メモリカード Word to Byte アクセスタイミング

表 7.11.2 メモリカードアクセス Word to Byte 動作一覧表



７．１１．３ I/O カード Word to Byte 動作・表 7.14.3 に I/O カード時の Word to Byte を示します。・Word to Byte 機能は、カードデータバスサイズが 8bit 幅で、カードへのアクセス要求が 16bit 幅の場合に自動的に 8bit カードサイクルを２回発生させます。このときカードアドレス“CCA0”は、EVEN(0) －＞ ODD(1)と変化します。

-SWE1 -SWE0 -SRD 空間 Auto

Size *1

Window

Size*2

-IOIS16

SA0 CCA0 Cycle Word to Byte

００１ all ０ 8bit ＸＸ０

１

1st

2nd

ＯＮ

００１ all ０ 16bit ＸＸ０ 1st ＯＦＦ

００１ all １Ｘ０Ｘ０ 1st ＯＦＦ

００１ all １Ｘ１Ｘ０

１

1st

2nd

ＯＮ

１１０ Word ０ 8bit ＸＸ０

１

1st

2nd

ＯＮ

１１０ Word ０ 16bit ＸＸ０ 1st ＯＦＦ

１１０ Word １Ｘ０Ｘ０ 1st ＯＦＦ

１１０ Word １Ｘ１Ｘ０

１

1st

2nd

ＯＮ

＊１ I/O ウィンドウコントロールレジスタ－bit8： Auto Size ＊２ I/O ウィンドウコントロールレジスタ－bit9：Size

表 7.11.3 I/O カードアクセス Word to Byte 動作一覧表

CA25-0

-CCE1

-CIORD/-CIOWR

Write Data

Read Data

Even ( CCA0 = 0 ) Odd ( CCA0 = 1 )

1st 8bit Card Access 2nd 8bit Card Access

-CCE2

図 7.11.3 I/O カード Word to Byte アクセスタイミング



７．１２カード I/F 端子制御

７．１２．１概要・カード挿抜時の本 LSI の保護と低消費電力動作のためにカードとの I/F 端子を自動で Hi-Z 制御を行います。

７．１２．２動作・表 7.12.2 にカード挿抜とレジスタ設定値によるカード I/F 端子の Hi-Z 制御動作を示します。

Card In/Out Power Down*1 Card Enable*2 Power ON*3 Card I/F Output Card I/F InputOut X X X Hi-Z 内部 High 固定

In １ X X Hi-Z 内部 High 固定

In 0 0 X Hi-Z 内部 High 固定

In 0 1 0 Hi-Z 内部 High 固定

In 0 1 1 通常出力通常入力

＊１カード電源制御レジスタ bit8：POWER Down ＊２カード電源制御レジスタ bit6：Card Enable ＊３カードステータスレジスタ bit6：PW On PW ON bit の動作は、「表 7.5.3.2 パワーオンステータス動作一覧表」を参照して下さい。

表 7.12.2 カード I/F 端子動作一覧表



７．１３データ変換制御７．１３．１システムライトデータ－＞カードデータ変換一覧表

表 7.13.1 システムライトデータ－＞カードデータ変換一覧表

ENDIAN SWAP Bit -SWE1 -SWE0 ｶｰﾄﾞへのｱｸｾｽ要求有効ﾃﾞｰﾀﾊﾞｲﾄ Card Size ｶｰﾄﾞﾃﾞｰﾀﾊﾞｽ

Big/Little SWAP有無 Word/Even/Odd SD[15:8] SD[ 7:0] 8bit/16bit CD[15:8] CD[ 7:0]

0 (Big) 有り 0 0 Word ○ ○ 16bit SD[ 7:0] SD[15:8]

0 (Big) 有り 0 1 Even Byte ○ × 16bit Hi-Z SD[15:8]

0 (Big) 有り 1 0 Odd Byte × ○ 16bit Hi-Z SD[ 7:0]

0 (Big) 有り 1 1 × × × 16bit Hi-Z Hi-Z

0 (Big) 無し 0 0 Word ○ ○ 16bit SD[15:8] SD[ 7:0]

0 (Big) 無し 0 1 Even Byte ○ × 16bit Hi-Z SD[15:8]

0 (Big) 無し 1 0 Odd Byte × ○ 16bit Hi-Z SD[ 7:0]

0 (Big) 無し 1 1 × × × 16bit Hi-Z Hi-Z

0 (Big) 有り 0 0 Word ○ ○ 8bit 1st Hi-Z SD[15:8]

8bit 2nd Hi-Z SD[ 7:0]

0 (Big) 有り 0 1 Even Byte ○ × 8bit Hi-Z SD[15:8]

0 (Big) 有り 1 0 Odd Byte × ○ 8bit Hi-Z SD[ 7:0]

0 (Big) 有り 1 1 × × × 8bit Hi-Z Hi-Z

0 (Big) 無し 0 0 Word ○ ○ 8bit 1st Hi-Z SD[ 7:0]

8bit 2nd Hi-Z SD[15:8]

0 (Big) 無し 0 1 Even Byte ○ × 8bit Hi-Z SD[15:8]

0 (Big) 無し 1 0 Odd Byte × ○ 8bit Hi-Z SD[ 7:0]

0 (Big) 無し 1 1 × × × 8bit Hi-Z Hi-Z

1 (Little) 有り 0 0 Word ○ ○ 16bit SD[ 7:0] SD[15:8]

1 (Little) 有り 1 0 Even Byte × ○ 16bit

1 (Little) 有り 0 1 Odd Byte ○ × 16bit

1 (Little) 有り 1 1 × × × 16bit Hi-Z Hi-Z

1 (Little) 無し 0 0 Word ○ ○ 16bit SD[15:8] SD[ 7:0]

1 (Little) 無し 1 0 Even Byte × ○ 16bit Hi-Z SD[ 7:0]

1 (Little) 無し 0 1 Odd Byte ○ × 16bit Hi-Z SD[15:8]

1 (Little) 無し 1 1 × × × 16bit Hi-Z Hi-Z

1 (Little) 有り 0 0 Word ○ ○ 8bit 1st Hi-Z SD[15:8]

8bit 2nd Hi-Z SD[ 7:0]

1 (Little) 有り 1 0 Even Byte × ○ 8bit

1 (Little) 有り 0 1 Odd Byte ○ × 8bit

1 (Little) 有り 1 1 × × × 8bit Hi-Z Hi-Z

1 (Little) 無し 0 0 Word ○ ○ 8bit 1st Hi-Z SD[ 7:0]

8bit 2nd Hi-Z SD[15:8]

1 (Little) 無し 1 0 Even Byte × ○ 8bit Hi-Z SD[ 7:0]

1 (Little) 無し 0 1 Odd Byte ○ × 8bit Hi-Z SD[15:8]

1 (Little) 無し 1 1 × × × 8bit Hi-Z Hi-Z

※■部分は使用禁止



７．１３．２カードリードデータ－＞システムデータ変換一覧表

表 7.13.2 カードリードデータ－＞システムデータ変換一覧表

ENDIAN SWAP Bit ｶｰﾄﾞへのｱｸｾｽ要求有効ﾃﾞｰﾀﾊﾞｲﾄ Card Size ｼｽﾃﾑﾃﾞｰﾀﾊﾞｽ

Big/Little SWAP有無 Word/Even/Odd CD[15:8] CD[ 7:0] 8bit/16bit SD[15:8] SD[ 7:0]

0 (Big) 有り Word ○ ○ 16bit CD[ 7:0] CD[15:8]

0 (Big) 有り Even Byte × ○ 16bit CD[ 7:0] Hi-Z

0 (Big) 有り Odd Byte × ○ 16bit Hi-Z CD[ 7:0]

0 (Big) 無し Word ○ ○ 16bit CD[15:8] CD[ 7:0]

0 (Big) 無し Even Byte × ○ 16bit CD[ 7:0] Hi-Z

0 (Big) 無し Odd Byte × ○ 16bit Hi-Z CD[ 7:0]

0 (Big) 有り Word × ○ 8bit 1st

× ○ 8bit 2nd CD[ 7:0] CD[15:8]

0 (Big) 有り Even Byte × ○ 8bit CD[ 7:0] Hi-Z

0 (Big) 有り Odd Byte × ○ 8bit Hi-Z CD[ 7:0]

0 (Big) 無し Word × ○ 8bit 1st

× ○ 8bit 2nd CD[15:8] CD[ 7:0]

0 (Big) 無し Even Byte × ○ 8bit CD[ 7:0] Hi-Z

0 (Big) 無し Odd Byte × ○ 8bit Hi-Z CD[ 7:0]

1 (Little) 有り Word ○ ○ 16bit CD[ 7:0] CD[15:8]

1 (Little) 有り Even Byte × ○ 16bit

1 (Little) 有り Odd Byte × ○ 16bit

1 (Little) 無し Word ○ ○ 16bit CD[15:8] CD[ 7:0]

1 (Little) 無し Even Byte × ○ 16bit Hi-Z CD[ 7:0]

1 (Little) 無し Odd Byte × ○ 16bit CD[ 7:0] Hi-Z

1 (Little) 有り Word × ○ 8bit 1st

× ○ 8bit 2nd CD[ 7:0] CD[15:8]

1 (Little) 有り Even Byte × ○ 8bit

1 (Little) 有り Odd Byte × ○ 8bit

1 (Little) 無し Word × ○ 8bit 1st

× ○ 8bit 2nd CD[15:8] CD[ 7:0]

1 (Little) 無し Even Byte × ○ 8bit Hi-Z CD[ 7:0]

1 (Little) 無し Odd Byte × ○ 8bit CD[ 7:0] Hi-Z

※■部分は使用禁止



８．ＤＣ特性８．１最大定格

( GND = 0V )

項目記号定格単位

電源電圧 CVCC*1 GND - 0.3 ～ 7.0 V SVCC*2 GND - 0.3 ～ 4.0

入力電圧 CVIN GND - 0.3 ～ CVCC + 0.5 V SVIN GND - 0.3 ～ SVCC + 0.5

出力電圧 CVOUT GND - 0.3 ～ CVCC + 0.5 V SVOUT GND - 0.3 ～ SVCC + 0.5

出力電流／端子 IOUT ±30 mA

保存温度 Tstg -65 ～ +150 ℃

消費電力

CVCC = 3.3V, SVCC = 3.3V

VIH = 3.3V, VIL = 0V

Pwr

112

mW

（注） *1 : CARD VCC *2 : SYSTEM VCC

８．１．１入力電圧特性（CVIN）対応端子名入力電圧特性（CVIN）には以下の端子が適応されます。

CD15 ～ CD0, CBVD2_SPKR, CBVD1_STSCHG, CRDY_BSY_IREQ, -CWAIT, CWP_XIOIS16, -CINPACK

８．１．２入力電圧特性（SVIN）対応端子名入力電圧特性（SVIN）には以下の端子が適応されます。

SA25 ～ SA0, SD15 ～ SD0, -BS, -CS, -SRD, -SWE0, -SWE1, CKIO, -RESET, RA25 ～ RA22, ENDIAN, TEST, CARD_PW_GOOD, -CCD2, -CCD1, -CVS2, -CVS1

８．１．３出力電圧特性（CVOUT）対応端子名出力電圧特性（CVOUT）には以下の端子が適応されます。

CA25 ～ CA0, CD15 ～ CD0, -CCE2, -CCE1, -CIORD, -CIOWR, -COE, -CWE_PGM, CREG, CRESET

８．１．４出力電圧特性（SVOUT）対応端子名出力電圧特性（SVOUT）には以下の端子が適応されます。

SD15 ～ SD0, -WAIT/-RDY, SIRQ3 ～ SIRQ0, SPKR_OUT, LED_OUT, -CVCC3, -CVCC5, CVPP1, CVPP0,



８．２推奨動作条件１

( GND = 0V )

項目記号 MIN TYP MAX 単位

電源電圧 CVCC*1 3.0 3.3 3.6 V SVCC*2 3.0 3.3 3.6

入力電圧 CVIN GND - CVCC V SVIN GND - SVCC

動作温度 Topr -40 - 85 ℃

８．３推奨動作条件２

( GND = 0V )

項目記号 MIN TYP MAX 単位

電源電圧 CVCC*1 4.5 5.0 5.5 V SVCC*2 3.0 3.3 3.6

入力電圧 CVIN GND - CVCC V SVIN GND - SVCC

動作温度 Topr -40 - 85 ℃

（注） *1 : CARD VCC *2 : SYSTEM VCC



８．２推奨動作条件１８．２．１静止電流特性

（推奨動作条件１による）

項目記号条件 MIN TYP MAX 単位

静止電流特性 ICCG VIN = CVCC or SVCC or GND

CVCC = MAX SVCC = MAX IOH = IOL = 0

-

-

720

μA

８．２．２入力リーク



入力リーク電流 IL CVCC = MAX SVCC = MAX CVIH = CVCC SVIH = SVCC

VIL = GND

-1

-

1

μA

８．２．３入力特性



“H”レベル入力電圧 VIH C,SVCC = MAX 2.0 - - V

“L”レベル入力電圧 VIL C,SVCC = MIN - - 0.8 V

８．２．４プルアップ抵抗



プルアップ抵抗１ RPU1 VI = GND 80 200 480 kΩ

プルアップ抵抗２*1 RPU2 VI = GND 40 100 240 kΩ

*1 : -CCD2，-CCD1，-CVS2，-CVS1 端子に摘要されます。８．２．５プルダウン抵抗



プルダウン抵抗１ RPD1 VI = CVCC 80 200 480 kΩ

プルダウン抵抗２*1 RPD2 VI = SVCC 40 100 240 kΩ

*1: TEST 端子に摘要されます。



８．２．６システム側出力特性



“H”レベル出力電圧 VOH1 SVCC = MAXIOH = -6mA

SVCC - 0.4

- - V

“L”レベル出力電圧 VOL1 SVCC = MINIOL = 6mA

- - GND + 0.4

V

８．２．７システム側出力特性（オープンドレイン）



“L”レベル出力電圧 VOLD SVCC = MINIOL = 12mA

- - GND + 0.4

V

８．２．８カード電源制御出力特性




SVCC - 0.4

- - V


- - GND + 0.4

V

８．２．９カード側出力特性



“H”レベル出力電圧 VOH3 CVCC = MAXIOH = -6mA

SVCC - 0.4

- - V

“L”レベル出力電圧 VOL3 CVCC = MINIOL = 6mA

- - GND + 0.4

V



８．２．１０ＯＦＦ－ＳＴＡＴＥリーク



ＯＦＦ－ＳＴＡＴＥリーク電流

IOZ CVCC = MAX SVCC = MAX

CVOH = CVCC SVOH = SVCC

VOL = GND

-1

-

1

μA

８．２．１１入力端子容量



入力端子容量 CI f = 1Mhz CVCC = 0V SVCC = 0V

-

-

10

pF

８．２．１２出力端子容量



出力端子容量 CO f = 1Mhz CVCC = 0V SVCC = 0V

-

-

10

pF

８．２．１３入出力端子容量



入出力端子容量 CIO f = 1Mhz CVCC = 0V SVCC = 0V

-

-

10

pF



８．３推奨動作条件２８．３．１静止電流特性

（推奨動作条件２による）


静止電流特性 ICCG VIN = CVCC or SVCC or GND

CVCC = MAX SVCC = MAX IOH = IOL = 0

-

-

780

μA

８．３．２入力リーク



入力リーク電流 IL CVCC = MAX SVCC = MAX CVIH = CVCC SVIH = SVCC

VIL = GND

-1

-

1

μA

８．３．３入力特性



“H”レベル入力電圧 VIH C,SVCC = MAX 2.0 - - V

“L”レベル入力電圧 VIL C,SVCC = MIN - - 0.8 V

８．３．４プルアップ抵抗



プルアップ抵抗１ RPU1 VI = GND 60 120 288 kΩ

プルアップ抵抗２*1 RPU2 VI = GND 40 100 240 kΩ

*1 : -CCD2，-CCD1，-CVS2，-CVS1 端子に摘要されます。８．３．５プルダウン抵抗



プルダウン抵抗１ RPD1 VI = CVCC 60 120 288 kΩ

プルダウン抵抗２*1 RPD2 VI = SVCC 40 100 240 kΩ

*1: TEST 端子に摘要されます。



８．３．６システム側出力特性




SVCC - 0.4

- - V


- - GND + 0.4

V

８．３．７システム側出力特性（オープンドレイン）



“L”レベル出力電圧 VOLD SVCC = MINIOL = 12mA

- - GND + 0.4

V

８．３．８カード電源制御出力特性




SVCC - 0.4

- - V


- - GND + 0.4

V

８．３．９カード側出力特性



“H”レベル出力電圧 VOH3 CVCC = MAXIOH = -8mA

SVCC - 0.4

- - V

“L”レベル出力電圧 VOL3 CVCC = MINIOL = 8mA

- - GND + 0.4

V



８．３．１０ＯＦＦ－ＳＴＡＴＥリーク



ＯＦＦ－ＳＴＡＴＥリーク電流

IOZ CVCC = MAX SVCC = MAX

CVOH = CVCC SVOH = SVCC

VOL = GND

-1

-

1

μA

８．３．１１入力端子容量



入力端子容量 CI f = 1Mhz CVCC = 0V SVCC = 0V

-

-

10

pF

８．３．１２出力端子容量



出力端子容量 CO f = 1Mhz CVCC = 0V SVCC = 0V

-

-

10

pF

８．３．１３入出力端子容量



入出力端子容量 CIO f = 1Mhz CVCC = 0V SVCC = 0V

-

-

10

pF



９．ＡＣ特性９．１システム AC タイミング

９．１．１クロック・リセットタイミング波形図

９．１．２クロック･リセットタイミングデータ

項目略号電源電圧 3.3V±10% 単位

MIN MAX ｎｓ

クロック立ち上がり時間ｔ１ tCR －１０ｎｓ

クロック立ち下がり時間ｔ２ tCF －１０ｎｓ

クロックローレベルパルス幅ｔ３ tCL ６.５－ｎｓ

クロックハイレベルパルス幅ｔ４ tCH ６.５－ｎｓ

クロックサイクル時間ｔ５ tcyc １５－ｎｓ

リセットパルス幅ｔ６ tRW １００－ｎｓ

CKIO

VIH

VIL

t1 t2

t3 t4

t5

t6

-RESET



９．１．３ SH2,SH3 システム AC タイミング波形図（MODE0）

T1 TW1 TW2 TWn T2

CKIO

SA25-0

-CS

-SRD

Write Data

-BS

-SWE1,0

Read Data

-WAIT/-RDY

t1 t2

t3

t5 t6

t7

t9

t11 t12

t16a

t14

t13

t15

t17

t4

t8

t10



９．１．４ SH3 システム AC タイミング波形図（MODE1）

T1 TW1 TW2 TWn T2

CKIO

SA25-0

-CS

-SRD

Write Data

-BS

-SWE1,0

Read Data

-WAIT/-RDY

t1 t2

t3

t5 t6

t7

t9

t11 t12

t14

t13

t15

t17

t4

t8

t10

TW3

t16b



９．１．５ SH4 システム AC タイミング波形図（MODE1）

T1 TW1 TW2 TWn T2

CKIO

SA25-0

-CS

-SRD

Write Data

-BS

-SWE1,0

Read Data

-WAIT/-RDY

t1 t2

t3

t5 t6

t7

t9

t11 t12

t16b

t14

t13

t15

t17

t4

t8

t10

TW3



９．１．６システムＡＣタイミングデータ


MIN MAX ｎｓ

ｼｽﾃﾑｱﾄﾞﾚｽｾｯﾄｱｯﾌﾟ時間 t 1 tAS － CKIO ×１ｎｓ

ｼｽﾃﾑｱﾄﾞﾚｽﾎｰﾙﾄﾞ時間 t 2 tAH ０－ｎｓ

-CS ｾｯﾄｱｯﾌﾟ時間 t 3 tCSS － CKIO ×１ｎｓ

-CS ﾎｰﾙﾄﾞ時間 t 4 tCSH ０－ｎｓ

-BS ｾｯﾄｱｯﾌﾟ時間 t 5 tBSS － CKIO – ３ｎｓ

-BS ﾎｰﾙﾄﾞ時間 t 6 tBSH ０－ｎｓ

ﾗｲﾄｲﾈｰﾌﾞﾙｾｯﾄｱｯﾌﾟ時間 t 7 tWES － CKIO ×１ｎｓ

ﾗｲﾄｲﾈｰﾌﾞﾙﾎｰﾙﾄﾞ時間 t 8 tWEH ０－ｎｓ

ﾘｰﾄﾞｽﾄﾛｰﾌﾞｾｯﾄｱｯﾌﾟ時間 t 9 tRSS － CKIO ×１ｎｓ

ﾘｰﾄﾞｽﾄﾛｰﾌﾞﾎｰﾙﾄﾞ時間 t10 tRSH ０－ｎｓ

-WAIT/-RDY 遅延時間 t11 tWTD ２１１ｎｓ

-WAIT/-RDY ﾎｰﾙﾄﾞ時間 t12 tWTH ２１２ｎｓ

-WAIT/-RDY ﾌﾛｰﾄ時間 t13 tWTF １８ｎｓ

ﾘｰﾄﾞﾃﾞｰﾀ遅延時間 t14 tRDD ２１１ｎｓ

ﾘｰﾄﾞﾃﾞｰﾀﾎｰﾙﾄﾞ時間 t15 tRDH ２１２ｎｓ

ﾗｲﾄﾃﾞｰﾀｾｯﾄｱｯﾌﾟ時間 t16a TWDDa － CKIO ×１ｎｓ

ﾗｲﾄﾃﾞｰﾀｾｯﾄｱｯﾌﾟ時間 t16b TWDDb － CKIO －３ｎｓ

ﾗｲﾄﾃﾞｰﾀﾎｰﾙﾄﾞ時間 t17 tWDH ０－ｎｓ

注意）AC タイミングスペックを満足できない場合は、誤動作をする可能性があります。

MODE0 : f Max ＝ 33Mhz CL ＝ 50pF MODE1 : f Max ＝ 66Mhz CL ＝ 50pF



９．２カードＡＣタイミング９．２．１メモリカード AC タイミング波形図

MODE0 ①：メモリウィンドウ 0,1 コントロールレジスタ１－bit7-6 により CKIO 単位で調整可能 ②：メモリウィンドウ 0,1 コントロールレジスタ１－bit14-11 により CKIO 単位で調整可能 ③：メモリウィンドウ 0,1 コントロールレジスタ１－bit9-8 により CKIO 単位で調整可能 MODE1 ①：メモリウィンドウ 0,1 コントロールレジスタ１－bit7-6 により CKIO×２単位で調整可能 ②：メモリウィンドウ 0,1 コントロールレジスタ１－bit14-11 により CKIO×２単位で調整可能 ③：メモリウィンドウ 0,1 コントロールレジスタ１－bit9-8 により CKIO×２単位で調整可能注）MODE1 に設定時は、タイミング波形図の”CKIO”のクロック幅は２倍になります。

t18 t18

t19 t20

t21 t22

t23 t24

t25 t26

t27 t27

CKIO

-CREG CCA25-0

-CCE2,1

-COE -CWE PGM

-CWAIT

Read Data CD15-0

Write Data CD15-0

① ② ③



９．２．２ I/O カード AC タイミング波形図

MODE0 : ①：I/O ウィンドウコントロールレジスタ１－bit7-6 により CKIO 単位で調整可能 ②：I/O ウィンドウコントロールレジスタ１－bit14-11 により CKIO 単位で調整可能 ③：I/O ウィンドウコントロールレジスタ１－bit9-8 により CKIO 単位で調整可能 MODE1 : ①：I/O ウィンドウコントロールレジスタ１－bit7-6 により CKIO×２単位で調整可能 ②：I/O ウィンドウコントロールレジスタ１－bit14-11 により CKIO×２単位で調整可能 ③：I/O ウィンドウコントロールレジスタ１－bit9-8 により CKIO×２単位で調整可能注）MODE1 に設定時は、タイミング波形図の”CKIO”のクロック幅は２倍になります。

CKIO

-CREG CCA25-0

-CCE2

-CIORD -CIOWR

-CWAIT

Read Data CD15-0

Write Data CD15-0

-CCE1

CWP_XIOIS16

-CINPACK

t18 t18

t28 t29

t30 t31

t32 t33

t23 t24

t34 t35

t36 t37

t25 t26

t27 t27

① ② ③



９．２．３ MODE0 カードＡＣタイミングデータ

項目略号電源電圧 3.3V±10% 電源電圧 5.0V±10% 単位

MIN MAX MIN MAX ｎｓ

ｶｰﾄﾞｱﾄﾞﾚｽ遅延時間 t18 tCAD ４１４４１２ｎｓ

ｶｰﾄﾞｲﾈｰﾌﾞﾙ1,2 遅延時間 t19 tCED ４１１４１１ｎｓ

ｶｰﾄﾞｲﾈｰﾌﾞﾙ1,2 ﾎｰﾙﾄﾞ時間 t20 tCEH ４１３４１１ｎｓ

ﾒﾓﾘｺﾏﾝﾄﾞ遅延時間 t21 tCD ４１２４１１ｎｓ

ﾒﾓﾘｺﾏﾝﾄﾞﾎｰﾙﾄﾞ時間 t22 tCH ４１３４１１ｎｓ

-CWAIT ｾｯﾄｱｯﾌﾟ時間 t23 tWTS ３－３－ｎｓ

-CWAIT ﾎｰﾙﾄﾞ時間 t24 tWTH ２－２－ｎｓ

ﾘｰﾄﾞﾃﾞｰﾀｾｯﾄｱｯﾌﾟ時間 t25 tRDS ３－３－ｎｓ

ﾘｰﾄﾞﾃﾞｰﾀﾎｰﾙﾄﾞ時間 t26 tRDH ２－２－ｎｓ

ﾗｲﾄﾃﾞｰﾀ遅延時間 t27 tWDD ４１５４１３ｎｓ

ｶｰﾄﾞｲﾈｰﾌﾞﾙ2 遅延時間 t28 tCE2D ４１２４１１ｎｓ

ｶｰﾄﾞｲﾈｰﾌﾞﾙ2 ﾎｰﾙﾄﾞ時間 t29 tCE2H ４１３４１１ｎｓ

ｶｰﾄﾞｲﾈｰﾌﾞﾙ1 遅延時間 t30 tCE1D ４１２４１１ｎｓ

ｶｰﾄﾞｲﾈｰﾌﾞﾙ1 ﾎｰﾙﾄﾞ時間 t31 tCE1H ４１３４１１ｎｓ

I/Oｺﾏﾝﾄﾞ遅延時間 t32 tCD ４１２４１１ｎｓ

I/Oｺﾏﾝﾄﾞﾎｰﾙﾄﾞ時間 t33 tCH ４１３４１１ｎｓ

-CINPACK ｾｯﾄｱｯﾌﾟ時間 t34 tINS ３－３－ｎｓ

-CINPACK ﾎｰﾙﾄﾞ時間 t35 tINH ２－２－ｎｓ

CWP_XIOIS16 ｾｯﾄｱｯﾌﾟ時間 t36 tIOS ３－３－ｎｓ

CWP_XIOIS16 ﾎｰﾙﾄﾞ時間 t37 tIOH ２－２－ｎｓ


f Max ＝ 33Mhz CL ＝100pF



９．２．４ MODE1 カードＡＣタイミングデータ

項目略号電源電圧 3.3V±10% 電源電圧 5.0V±10% 単位

MIN MAX MIN MAX ｎｓ

ｶｰﾄﾞｱﾄﾞﾚｽ遅延時間 t18 tCAD ４１５３１３ｎｓ

ｶｰﾄﾞｲﾈｰﾌﾞﾙ1,2 遅延時間 t19 tCED ４１４３１２ｎｓ

ｶｰﾄﾞｲﾈｰﾌﾞﾙ1,2 ﾎｰﾙﾄﾞ時間 t20 tCEH ４１５３１３ｎｓ

ﾒﾓﾘｺﾏﾝﾄﾞ遅延時間 t21 tCD ４１４３１２ｎｓ

ﾒﾓﾘｺﾏﾝﾄﾞﾎｰﾙﾄﾞ時間 t22 tCH ４１５３１３ｎｓ

-CWAIT ｾｯﾄｱｯﾌﾟ時間 t23 tWTS ３－３－ｎｓ

-CWAIT ﾎｰﾙﾄﾞ時間 t24 tWTH ２－２－ｎｓ

ﾘｰﾄﾞﾃﾞｰﾀｾｯﾄｱｯﾌﾟ時間 t25 tRDS ３－３－ｎｓ

ﾘｰﾄﾞﾃﾞｰﾀﾎｰﾙﾄﾞ時間 t26 tRDH ２－２－ｎｓ

ﾗｲﾄﾃﾞｰﾀ遅延時間 t27 tWDD ４１６３１４ｎｓ

ｶｰﾄﾞｲﾈｰﾌﾞﾙ2 遅延時間 t28 tCE2D ４１４３１２ｎｓ

ｶｰﾄﾞｲﾈｰﾌﾞﾙ2 ﾎｰﾙﾄﾞ時間 t29 tCE2H ４１５３１３ｎｓ

ｶｰﾄﾞｲﾈｰﾌﾞﾙ1 遅延時間 t30 tCE1D ４１４３１２ｎｓ

ｶｰﾄﾞｲﾈｰﾌﾞﾙ1 ﾎｰﾙﾄﾞ時間 t31 tCE1H ４１５３１３ｎｓ

I/Oｺﾏﾝﾄﾞ遅延時間 t32 tCD ４１３３１２ｎｓ

I/Oｺﾏﾝﾄﾞﾎｰﾙﾄﾞ時間 t33 tCH ４１５３１３ｎｓ

-CINPACK ｾｯﾄｱｯﾌﾟ時間 t34 tINS ３－３－ｎｓ

-CINPACK ﾎｰﾙﾄﾞ時間 t35 tINH ２－２－ｎｓ

CWP_XIOIS16 ｾｯﾄｱｯﾌﾟ時間 t36 tIOS ３－３－ｎｓ

CWP_XIOIS16 ﾎｰﾙﾄﾞ時間 t37 tIOH ２－２－ｎｓ





９．３その他 AC タイミング

９．３．１割り込み出力タイミング( パルス )

９．３．２割り込み出力タイミング( レベル )

９．３．３割り込み出力タイミング( IREQ )

９．３．4 割り込み出力タイミング( STSCHG )

CKIO

SIRQn

t38 t38 t39

CKIO

SIRQn

t38 t38

SIRQn

IREQ

t40 t40

SIRQn

STSCHG

t41 t41



９．３．５スピーカー出力タイミング( ハード )

９．３．６スピーカー出力タイミング( ソフト )

９．３．７ＬＥＤ出力タイミング( ハード )

９．３．８ＬＥＤ出力タイミング( ソフト )

CKIO

SPKR_OUT

t42 t43

SPKR_OUT

CBVD2_SPKR

t44 t45

LED_OUT

CBVD2_SPKR

t46 t47

CKIO

LED_OUT

t48 t49



９．３．９電源制御出力１タイミング

９．３．１０電源制御出力２タイミング

-CVCC3,5

CKIO

t50 t51

CVPP0,1

CKIO

t52 t53



９．３．１１その他出力ＡＣタイミングデータ


MIN MAX ｎｓ

割り込み遅延時間 t38 tIND ３１４ｎｓ

割り込みﾊﾟﾙｽ幅時間 t39 tINW CKIO×4 CKIO×8 ｎｓ

-IREQ割り込み遅延時間 t40 tIRD ３１１ｎｓ

-STSCHG割り込み遅延時間 t41 tSTD ３１１ｎｓ

ｽﾋﾟｰｶｰ遅延時間(ﾊｰﾄﾞ) t42 tHSPD ２８ｎｓ

ｽﾋﾟｰｶｰﾎｰﾙﾄﾞ時間(ﾊｰﾄﾞ) t43 tHSPH ３９ｎｓ

ｽﾋﾟｰｶｰ遅延時間(ｿﾌﾄ) t44 tSSPD ３１１ｎｓ

ｽﾋﾟｰｶｰﾎｰﾙﾄﾞ時間(ｿﾌﾄ) t45 tSSPH ３１２ｎｓ

LED 遅延時間(ﾊｰﾄﾞ) t46 tHLDD ２８ｎｓ

LED ﾎｰﾙﾄﾞ時間(ﾊｰﾄﾞ) t47 tHLDH １３ｎｓ

LED 遅延時間(ｿﾌﾄ) t48 tSLDD ３１０ｎｓ

LED ﾎｰﾙﾄﾞ時間(ｿﾌﾄ) t49 tSLDH １６ｎｓ

電源制御遅延時間１ t50 tPWD1 ４１４ｎｓ

電源制御ﾎｰﾙﾄﾞ時間１ t51 tPWH1 ５１５ｎｓ

電源制御遅延時間２ t52 tPWD2 ４１４ｎｓ

電源制御ﾎｰﾙﾄﾞ時間２ t53 tPWH2 ５２５ｎｓ




１０．パッケージ外形図 Plastic QFP-144pin Size 20 × 20 × 1.4mm

108 73

72

37

36 1

144

109

INDEX

HD

D

E

HE

e b

Am

ax

A2

A1

θ2

θ3

θ

C

R

R1

L

L2

L1



Plastic QFP-144pin

Symbol Dimension in Milimeters Dimension Inches* MIN NOM MAX MIN NOM MAX

E 19.9 20 20.1 (0.784) (0.787) (0.791)

D 19.9 20 20.1 (0.784) (0.787) (0.791)

A 1.7 (0.066)

A1 0.1 (0.004)

A2 1.3 1.4 1.5 (0.052) (0.055) (0.059)

e 0.5 (0.020)

b 0.15 0.2 0.3 (0.006) (0.008) (0.011)

C 0.1 0.125 0.175 (0.004) (0.005) (0.006)

θ 0゜ 10゜ ( 0゜) ( 10゜)

L 0.3 0.5 0.7 (0.012) (0.020) (0.027)

L1 1 (0.039)

L2 0.5 (0.020)

HE 21.6 22 22.4 (0.851) (0.866) (0.881)

HD 21.6 22 22.4 (0.851) (0.866) (0.881)

θ2 12゜ ( 12゜)

θ3 12゜ ( 12゜)

R 0.2 (0.008)

R1 0.2 (0.008)

* for reference



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信頼性が要求される用途を前提としていません。よって弊社は本（当該）製品をこれ

らの用途に用いた場合の如何なる責任についても負いかねます。

７、本資料に掲載されている製品は、対放射線設計はされておりません。

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