Grundlagen der IBM Mainframe Architektur - TU...
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IBM Systems and Technology Group
© 2007 IBM Corporation
NB
Grundlagen der IBM Mainframe Architektur
Juni 2007
Markus ErtlFTSS System [email protected]
IBM Systems and Technology Group
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The following are trademarks of the International B usiness Machines Corporation in the United States a nd/or other countries.
The following are trademarks or registered trademar ks of other companies.
* Registered trademarks of IBM Corporation
* All other products may be trademarks or registered trademarks of their respective companies.
Java and all Java-related trademarks and logos are trademarks of Sun Microsystems, Inc., in the United States and other countries.UNIX is a registered trademark of The Open Group in the United States and other countries.
Microsoft, Windows and Windows NT are registered trademarks of Microsoft Corporation.
SET and Secure Electronic Transaction are trademarks owned by SET Secure Electronic Transaction LLC.
Notes :
Performance is in Internal Throughput Rate (ITR) ratio based on measurements and projections using standard IBM benchmarks in a controlled environment. The actual throughput that any user will experience will vary depending upon considerations such as the amount of multiprogramming in the user's job stream, the I/O configuration, the storage configuration, and the workload processed. Therefore, no assurance can be given that an individual user will achieve throughput improvements equivalent to the performance ratios stated here.
IBM hardware products are manufactured from new parts, or new and serviceable used parts. Regardless, our warranty terms apply.
All customer examples cited or described in this presentation are presented as illustrations of the manner in which some customers have used IBM products and the results they may have achieved. Actual environmental costs and performance characteristics will vary depending on individual customer configurations and conditions.
This publication was produced in the United States. IBM may not offer the products, services or features discussed in this document in other countries, and the information may be subject to change without notice. Consult your local IBM business contact for information on the product or services available in your area.
All statements regarding IBM's future direction and intent are subject to change or withdrawal without notice, and represent goals and objectives only.
Information about non-IBM products is obtained from the manufacturers of those products or their published announcements. IBM has not tested those products and cannot confirm the performance, compatibility, or any other claims related to non-IBM products. Questions on the capabilities of non-IBM products should be addressed to the suppliers of those products.
Prices subject to change without notice. Contact your IBM representative or Business Partner for the most current pricing in your geography.
Trademarks
APPN*CICS*DB2*DB2 Connecte-business on demande-business logo*Enterprise Storage ServerESCON*FICONFICON ExpressGDPS*Geographically Dispersed Parallel SysplexHiperSockets
IBM*IBM eServerIBM logoIMSiSeriesMultiprise*NetView*OS/2*OS/390*Parallel Sysplex*PR/SMProcessor Resource/Systems ManagerpSeries
Resource LinkS/390*S/390 Parallel Enterprise ServerSysplex Timer*TotalStorageVM/ESA*VSE/ESAWebSphere*z/Architecturez/OS*z/VM*zSeries*
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Einführung
Entwicklung in der IBMDie IBM Server Familien
Vom System/360 zur z-Architektur
Überblick
System z ArchitekturDie aktuellen MainframesStrukturen - Funktionalität
T
Agenda
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IBM Forschungs- und Entwicklungszentren
▲Austin
Fujisawa
Yasu
▲ Beijing
▲Delhi
Boeblingen
▲ Zurich▲ Tokio
Yamato
▲Haifa
Tucson
San Jose▲ Almaden
Santa Teresa
▲ ForschungHardware EntwicklungSoftware EntwicklungHardware und Software Entwicklung
Dublin
Hursley
Greenock
Rom
Endicott
East Fishkill
Burlington
Poughkeepsie
▲ Yorktown HeightsToronto
Rochester
Boulder
Raleigh
Krakow
Perth
Bangalore
Gold Coast
Sydney
Paris
Pune
Shanghai
Taipei
Moscow
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IBM Deutschland Entwicklung
Mit mehr als 2.200 Mitarbeitern ist Böblingen eines der
größten IBM Entwicklungszentren außerhalb der USA.
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IBM Deutschland Entwicklung Portfolio
On Demand ComputingSupport Center
EMEA ExecutiveBriefing Center
Linux Centerof Competence
Grid CustomerSupport Center
System Hardware• System PlatformTechn. & Strategy
• Server / OEMMicroprocessor
• Server System HW
• Embedded ServiceControllers
• Simulation of Systems
• ASIC Design Center
• Cell & Power Blades
System Software
• System z Linux &Virtualization
• Linux TechnologyCenter
• LinuxSystemsManagement
• Linux on Cell
• z/VSE
• Storage Software
• Technical Marketing Competence Center
WebSphere Solutions &
Services• Portal Server
• Business ProcessSolutions
• BI for FinancialNetworks
• Lab based Services
• Pervasive Computing
• Voice Technology
• Sensors &Actuators (RFID)
• VE / Systems Provisioning
• IBM Dynamic Infrastructure
• Systems Mgmtfor z/OS
• SAP on all IBM Systems
• Tivoli SystemAutomation Suite
• Tivoli StorageMgr. Components
On Demand Operating
Environment
Information Management
• DB2 Tools- System z- distributed
• DB2 for SAP
• InformationIntegration- Search Technology
• Content Mgmt.
• BusinessIntelligence
• ISV & SI Support
SWG ServicesEngineering & Technology Services
HPC Bluegene CellTelematics
System z Firmware• Host Firmware• IO Firmware• System Control &
Support
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Universitätsbeziehungen – Partner Universitäten
Universität Stuttgart
U N I V E R S I T Ä T
H A M B U R GHumboldt-Universität zu Berlin
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Ausbildung
General Engineering
3,7%
Junior High School10,8%
M.S. 41,1%
PhD 9,7%
B.S. 34,7%
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Profession
Computer Science40%
Mathematics7%
Physics6% Misc
18%
Engineering29%
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Jobs
Technician 2,3 %
Hardware-&Firmware-Developer
29,1 %
Software-Developer 57,0 %
Manager8,5 % Personal, Finance
+ Controlling 3,1 %
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Studenten @ IBM Lab Böblingen
0
50
100
150
200
250
300
350
400
2000 2001 2002 2003 2004 2005
FrauenMänner
197
43
208
65
245
71
212
63
259
45
307
49
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System z S/390 (Zero-Downtime)
System pRS/6000 (Performance)
System iAS/400 (Integration)
System xIntel-Server (Enterprise X-Architecture)
Die IBM ServerFamilien
IBM Bladesƒintel-basierend (HS21)ƒAMD-basierend (LS21)ƒPPC970 basierend (JS21)ƒCell basierend (QS20)
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Von 'System/360' (S/360) zu ESA/390 und z/-Architekt ur� 1964 S/360
– CISC, 24bit Adressierung, 'Real Storage', Uniprozes soren– Amdahl, G.M., Blaauw, G.A., and Brooks, F.P.: Architecture of the IBM System/360
� 1971 S/370– 'Virtual Storage', Multiprozessor-Unterstützung, .. .
� 1981 S/370 XA (Extended Architecture)– 31bit Adressierung (2GB), 'Expanded Storage' (>2GB), 'Channel Subsystem'– 'Interpretive Execution': Basis für Logische Partitionierung ('LPAR')
� 1988 ESA/370– ESA = Enterprise Systems Architecture, Logische Partitionierung– Ausbau der Speicher-Zugriffsmethoden: Mehr als ein 'addr ess space‘
� 1990 ESA/390– 'ESCON' (Enterprise Systems Connection Architecture) Glasfasertechnologie ...– Datenkompression, Kryptographie, LPAR Erweiterungen
� 1994 Parallel Sysplex, Übergang von Bipolar zu CMOS T echnologie– 'Coupling Facility', Cluster von bis zu 32 x 16-way M ultiProzessoren– 'FICON' (Fiber Channel Connectivity), Ausbau der Glasfasertechnologie
� 2000 z/-Architektur (64-bit), z900, z800, z990(2003) , z890(2004),z9 EC(2005), z9 BC(2006)
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�RAS (Reliability, Availability, Serviceability): HW & SW, 99.999%
�Robustheit gegenüber unterschiedlichsten LastenƒViele verschiedene Anwendungen (‘Mixed workloads‘) bei sehr hoher Auslastung (90+% )ƒOhne 'Einbrüche' der Antwortzeit
�FlexibilitätƒLogische Partitionierung mit sehr weitreichender dynamischer Rekonfigurierbarkeit
(Prozessoren, Eingabe/Ausgabe, Speicher...)ƒ'Capacity on Demand', ..., 'Intelligent Resource Director'...
�Skalierbarkeit: Symmetrische MultiProzessoren & Cluster (Parallel Sysplex)ƒSehr effiziente 1 – 54 way HW-SMP-Strukturen
Sehr effiziente System-SWƒParallel Sys(tem) (Com)plex: bis zu 32 Systeme
Verbunden durch Coupling Technology:ƒCoupling Facility, Coupling Links, Sysplex Timer, S(erver) T(ime) P(rotocol)
�Last not least: ‘Nachhaltigkeit’
Warum System z? 'Klassische' S/390 (System z) Funktionalitäten
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Mainframe / System z Server Characteristika …
� Prozessoren, Speicher und Geräte werden von vielen virtuellen Servern gemeinsam benutzt (‘shared’)
� Auf System z Servern laufen typischerweise vielfältige, unterschiedliche Anwendungen
– gleichzeitig oder zu verschiedenen Zeiten: ‘on dema nd’� Prozessor-Taktfrequenz ist oft geringer als die von ‘Stand-Alone’
Prozessoren– 1,4 GHz …1,7 GHz im Vergleich zu 2 ... 3 ... GHz
� Durchschnittliche Prozessor Auslastung kann sehr hoch sein:...80% ...90+ %
– Ausgezeichnete Möglichkeit, Anwendungen zu konsolidieren, die auf schwach genutzten ‘Stand-Alo ne’ Servern laufen
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… Mainframe / System z Server Characteristika
� Zur Durchsatzoptimierung nutzt der Instruktions-Prozessor andere Prozessoren zur Abarbeitung spezieller Aufgaben– System Assist Prozessoren (SAP) für I/O Operationen– Kryptographische Hardware (PU-Funktionen, Adapterkarten)
für Daten-Ver-(Ent-)schlüsselung� Programme und Daten können gemeinsam von virtuellen Servern
genutzt werden (‘sharing’)� Kommunikation zwischen virtuellen Servern mit internen Methoden
– HiperSockets™, VM Guest LAN, Virtual Channel to Channel,... Ressourcen (Prozessoren, Speicher, I/O) können im l aufenden Betrieb dem tatsächlichen Bedarf angepasst werden
� Kapazität kann im laufenden Betrieb durch den Kunden hinzugefügtwerden:– ‘On Demand‘ Infrastruktur
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Dedizierte Prozessoren für spezielle Aufgaben:Technische Lösungen für ökonomische Herausforderung en
� System Assist Prozessor (SAP)– Exklusiv für I/O: Standard auf allen CMOS-Prozessor en
� Internal Coupling Facility (ICF - 1997)– Exklusiv für Parallel Sysplex (CFCC)
� Integrated Facility for Linux (IFL - 2001)– Exklusiv für Linux
� zSeries Application Assist Processor (zAAP - 2004)– Exklusiv für Java Workloads auf z/OS 1.6+
� z9 Integrated Information Procesor (zIIP - 2006)– Exklusiv für ausgewählte DB2 Workloads auf z/OS 1.6+ / DB2 V8
� Identische Hardware wie Standard-Prozessor� Niedrigerer Preis als für Standard Prozessor� Gehen nicht in die Berechnung traditioneller zSerie s
Software-Gebühren ein
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Geschwindigkeit?� Je nach Anwendung:
– Wenn es vor allem auf ausgewogene Systemleistung al ler Komponenten und nicht nur eine hohe CPU-’Drehzahl’ ankommt, kann der Mainframe Server durchaus die Nase vorn haben
CPU Busy I/O Busy
Speicher-ZeitCPU-Zeit I/O-Zeit
Stand Alone
Speicher-Zeit
CPU-Zeit I/O-Zeit
CPU Busy I/O Busy
Mainframe
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z/-Architektur-Elemente
Hauptspeicher�Byte-weise adressierbar�64bit Adressierbarkeit�'shared' von allen CPU'S
I/O Anschlüsse�'alt': parallel (Kupferkabel),4.5MB/sec�1990': seriell (Glasfaser), 17MB/sec�1999: FiCON (Glasfaser),100+MB/sec�2006: FiCON Express 4, 500MB/sec
ESCON & FiCON 'Directoren'�'Schalter', 'switches'
Control Units (CU)�Steuereinheiten
Endgeräte, 'Devices'�Festplatten(HD), Bandeinheiten
(Tapes), Drucker (Printer), ...
Netzwerk (GbE, ...)
Channel Subsystem'E/A Kanäle'
HD
CU
HD HD HD HD HD HD HD HD HD
CU CU CU CU
Switch Switch
GbEGbE
Sys
Main StorageHauptspeicher
CPU CPU
1…54
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150..200x
1x
The key problem of current microprocessor-systems:Memory access does not scale with CPU-frequency!
Scalability: System-Structures optimized for data
Level 2Cache(.. MB)
Memory(... GB)
CPU
DatenCache(... KB)
Instr.Cache(... KB)
10..20xLevel 2Cache
Memory
CPU...
Level 2Cache
Memory
CPU...
Level 2Cache
Memory
CPU...Communication between multiple processors ???
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� Can be realized withoff-the shelf standard-components
� Typically CPU-centric
� Limited ’Single Image’Scalability
Hierarchy of distributed switches with NUMA ( Non-Uniform-Memory-Access) characteristics :
Multiprocessor Structures
CPU CPU CPU CPU CPU CPU CPU CPU CPU CPU CPU CPU
CPU CPU CPU CPU CPU CPU CPU CPU CPU CPU CPU CPU
Shared Level 2 Cache
Or a single central switch with concurrent access by all CPUs� Highly optimized special
L2-design
� Requires extremely densepackaging
� Data centric
� Highly scalable�Extremely flexible�Self-optimizing�Extremely high availability
150..200x
1x
10..20x
zSeries /System z: the system for data
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z9-EC Systemstruktur:
Level 2 Cache ( 40 MB)
Speicher (bis zu 128 GB)
PU PU PU PU PU PU PU PU PU PU PU PU
43.2 GB/s
MBASTI STI 2 x 2.7 GB/s
MBASTI STI 2 x 2.7 GB/s
MBASTI STI 2 x 2.7 GB/s
MBASTI STI 2 x 2.7 GB/s
MBASTI STI 2 x 2.7 GB/s
MBASTI STI 2 x 2.7 GB/s
MBASTI STI 2 x 2.7 GB/s
MBASTI STI 2 x 2.7 GB/s
z9-EC ´Single Book´
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Note : 4 oder 8 steckbare Speicher Karten Jede MBA Anschlusskarte ist ‘hot-pluggable’ und hat 2 STIs
Front View Seitenansicht
"D6"
"D4" "D5"
"F1" "D1" "D2"
"D3"
"D7" "D8"
MSC
MSC
CP 2
CP CP
HitachiCP HitachiCP
SD
SD SD
SD
SC
Speicher KartenBis zu 128 GB
MCMBis zu 8’hot pluggable’ MBA/STI Anschluss-Karten
z9-EC Prozessor Book Layout
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Processor
Card
Slot 1Book 3
Slot 4Book 2
Slot 2Book 0
Slot 3Book 1
Book 0
Book 1
Book 2
Book 3
CEC Board backplane
MCM Processor
Card
MCM Processor
Card
MCMProcessor
Card
MCM
� The ring structure consists of two rings (one running clockwise, the other counterclockwise)
� In a two or three Book configuration, Jumper Book(s) (installed in the CEC cage) complete the ring– Jumper Books are not needed for a single-Book
configuration
� Books may be able to be inserted into or removed from the ring nondisruptively*
– May allow Concurrent book add for model upgrade– Enhanced book availability to return a book after removal for
upgrade or repairM
BA
Fanout
Mem
ory
MB
AF
anoutM
emory
MB
AF
anoutM
emory
MB
AF
anoutM
emory
* Customer pre-planning required, may require acquisition of additional hardware resources
Z9 EC Model S38 – Communication Ring Structure
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z9 EC Multi-Chip Module (MCM)
MSC MSCPU PU
PU
PU
PU PU
PU
PUSD SD
SD SD
SCCLK
� 95mm x 95mm MCM–102 Lagen Glas-Keramik–16 Chip Plätze, 217 Kondensatoren–0.545 km interne Verdrahtung
� CMOS 10K Chip Technologie– PU, SC, SD und MSC Chips– 10 Lagen Kupfer Verdrahtung– 8 PU Chips/MCM
• 15.78 mm x 11.84 mm• 121 Million Transistoren/Chip• L1 Cache/PU
– 256 KB I-cache– 256 KB D-cache
• 0.58 ns Cycle Time (1.7 Ghz)– 4 System Data (SD) Cache Chips/MCM
• 15.66 mm x 15.40mm• L2 cache pro Book
– 660 Millionen Transistoren/Chip– 40 MB
– 1 Storage Control (SC) chip• 16.41mm x 16.41mm• 162 Millionen Transistoren• L2 Cache Crosspoint Switch• L2 Ring-Zugriff auf / von anderen MCMs
– 2 Memory Storage Control (MSC) Chips• 14.31 mm x 14.31 mm• 24 Millionen Transistoren/Chip• Speicherkarten (L3) Interface zum L2• L2 Zugriff auf / von MBAs (off MCM)
– 1 Clock (CLK) chip - CMOS 8S• Clock und ETR Receiver
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z9 EC Multi-Chip Module (MCM)
MSC MSCPU PU
PU
PU
PU PU
PU
PUSD SD
SD SD
SCCLK
� 95mm x 95mm MCM–102 Lagen Glas-Keramik–16 Chip Plätze, 217 Kondensatoren–0.476 km interne Verdrahtung
� CMOS 10K Chip Technologie– PU, SC, SD und MSC Chips– 10 Lagen Kupfer Verdrahtung– 8 PU Chips/MCM
• 15.78 mm x 11.84 mm• 121 Million Transistoren/Chip• L1 Cache/PU
– 256 KB I-cache– 256 KB D-cache
• 0.58 ns Cycle Time (1.7 Ghz)– 4 System Data (SD) Cache Chips/MCM
• 15.66 mm x 15.40mm• L2 cache pro Book
– 660 Millionen Transistoren/Chip– 40 MB
– 1 Storage Control (SC) chip• 16.41mm x 16.41mm• 162 Millionen Transistoren• L2 Cache Crosspoint Switch• L2 Ring-Zugriff auf / von anderen MCMs
– 2 Memory Storage Control (MSC) Chips• 14.31 mm x 14.31 mm• 24 Millionen Transistoren/Chip• Speicherkarten (L3) Interface zum L2• L2 Zugriff auf / von MBAs (off MCM)
– 1 Clock (CLK) chip - CMOS 8S• Clock und ETR Receiver
Höchstverfügbarkeit in Hardware:�‘Instruction retry’�Exklusiv für IBM zSeries & System z9
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Mainframe / System z Server Umgebungen
trans-action
System z Plattform
z/OS z/VMLinux
JVM
PR/SM LPAR
ConsolidateCluster/ParallelFile/Disk/Print
Appl.+DB
ERP
IMS
CICS
Siebel
LinuxAppl
Java&
EJBAppl*WebSphere
e-commerce
businessappl.
DL/IDB2
trans-action
trans-action
L L L L L L L
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IBM System z:
Der Inbegriff klassischer Mainframe Stärken�Reliability, Availability, Serviceability�Sicherheit (kryptographische HW und mehr ...)�Skalierbarkeit
�‘Scale up on demand’�‘Scale out on demand’
Die Fundamente:ƒArchitektur
�64bit, QDIO, ...ƒTechnologie, Packaging
�MultiChipModule, ...ƒImplementierung
�Interne und externe Bandbreite�'Storage Hierarchy': L1, L1.5, L2,...
ƒVirtualisierung: 'sharing physical resources'�CPU, Speicher, ...�I/O, Netzwerk, (LAN) �Die Konsolidierungs-Plattform
ƒOn Demand Technologien�Redundante Ressourcen, ‘hot-pluggable’ IO, …, OOCoD
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Weit fortgeschrittene On Demand Technologien: Concurrent Upgrade - CBU, CIU, OOCoD
� CBU – Capacity Backup - Vorübergehendes 'Notfall'-Upgrad eƒ Unterbrechungsfreies vorübergehendes Hinzufügen von CPs in einer Notfall-Situation
(erfordert entsprechenden Vertrag)
ƒ Kunde (oder IBM) aktiviert Upgrade im Notfall oder zu Testzwecken
ƒ Anschließend (nach Test oder Behebung des Notfalls): Unterbrechungsfreies Downgrade
� CIU – Customer-Initiated Upgrade - Dauerhaftes Upgrade ƒ Möglichkeit der Bestellung und Installation eines dauerhaften Upgrades durch den Kunden
via Resource Link™ (Web) and IBM Remote Support Facility (RSF)
ƒOOCoD - On/Off Capacity on Demand - Temporary capacity upgra deƒ Unterbrechungsfreies vorübergehendes Hinzufügen von CP’s oder IFL’s oder ICF’s oder zAAP’s
nach Belieben (in jeder Situation)ƒ Erfordert OOCoD "right to use" Feature (0€ !)
für OOCoD Vertrag und administrative Vorbereitungƒ Bestellung und Installation durch den Kunden via
Resource Link und IBM RSF (CIU)ƒ Bestellungen „auf Vorrat“ möglichƒ Unterbrechungsfreie Entfernung der Zusatzkapazität
wenn nicht mehr erforderlich/gewünscht
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System z Continuous Availability
� Addresses Planned/Unplanned HW/SW Outages
� Flexible, Nondisruptive Growth– Capacity beyond largest CEC
– Scales better than SMPs
� Dynamic Workload/Resource Management
� Built In Redundancy
� Capacity Upgrade on Demand
� Capacity Backup
� Hot Pluggable I/O
� Concurrent LIC updates
� Addresses Site Failure/Maintenance
� Sync/Async Data Mirroring– Eliminates Tape/Disk SPOF
– No/Some Data Loss
� Application Independent
1 to 32 Systems
Single System Parallel Sysplex
121
2
34
56
78
9
10
11
Site 1
GDPS
Site 2
12 1
2
3
4567
8
9
10
11 121
2
3
45 6 7
8
9
10
11
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� Maschinen-Typ 2094� 5 Modelle: S08, S18, S28, S38 und S54� Processor Units (PUs)
– 12 (16 für Model S54) PUs pro Book– 2 SAPs pro Book, standard– 2 Spares pro Server – 8, 18, 28, 38 oder 54 PUs verfügbar
• Central Processors (CPs), Integrated Facility for Linux (IFLs), Internal Coupling Facility (ICFs), System z9 Application AssistProcessors (zAAPs), optional zusätzliche System AssistProcessors (SAPs)
� Speicher– Minimum 16 GB– Bis zu 512 GB pro System, In 16 GB Schritten
� I/O– Bis zu 16 STIs pro Book, jeweils @ 2.7 GB/s– Bis zu 4 Logical Channel Subsystems (LCSSs)
• Bis zu 4 x 256 = 1024 Kanäle– Gesamt-System I/O Bandbreite 172.8 GB/s
� Virtualisierung– Bis zu 60 LPARs
IBM System z9 EC Überblick
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z9-EC Unter der Haube
HybridKühlung
Prozessor Booksund Speicher
CEC Cage
STI Kabel
SupportElemente
3x I/OCages
StromVersorgung
InterneBatterien(optional)
Frontansicht
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z9-EC ’Central Electronic Complex’: PUs, Speicher, I O-Anschlüsse...
0
‘Enhanced Book Availability‘
� Nimmt bis zu vier Prozessor Books auf
23 1
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� Basiert auf System z9 Enterprise Class (z9 EC) Technolo gie� Gebaut für große Flexibilität mit 2 Modellen� Mehr Engines für spezielle Arbeitslast
– System z™ Application Assist Prozessor (zAAP), Integr ated Facility for Linux (IFL), Internal Coupling Facility (ICF), Integrated Information Processor (zIIP)
� On demand Erweiterungsmöglichkeiten– Aussergewöhnlich viele Erweiterungsstufen– On/Off Capacity on Demand (On/Off CoD) Möglichkeite n
� Starke Netzwerk- und Verbindungsoptionen– FICON Express4– Niedrigere Einstiegskosten für FICON ® mit neuer 2-port FICON Karte
� Mit allen System z9 krytographischen Funktionen� Operating System Unterstützung – wie bei z9 EC
z9 BC – Ein moderner Mainframe für mittlere Unternehmen
Niedrige Einstiegsinvestition mit vielen Optionen
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z9 BC Model R07�Machine Type
– 2096�Model
– R07 �Processor Units (PUs)
– 8 PUs pro System– 1 SAP pro Book, Standard– Keine dedizierten Spares – 7 PUs sind verfügbar
• 1 bis 3 Central Processors (CPs)• Integrated Facility for Linux (IFLs), Internal Coup ling Facility (ICFs), System z
Application Assist Processors (zAAPs), System z9 In tegrated Information Processors (zIIPs), optional System Assist Processo rs (SAPs)
– Bis zu 15 LPARs�Speicher
– Minimum 8 GB– Bis zu 64 GB pro System
• In 8 GB Schritten� I/O
– Bis zu 16 STIs pro System jeweils @ 2.7 GB/s– System I/O Bandbreite 43.2 GB/s– Bis zu 2 Logical Channel Subsystem (LCSS)– Bis zu 4 I/O Domains
• Bis zu 240 Kanälen – abhängig von Channel types
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z9 BC Model S07�Machine Type
– 2096�Model
– S07 �Processor Units (PUs)
– 8 PUs pro System– 1 SAP pro Book, Standard– Keine dedizierten Spares – 7 PUs sind verfügbar
• 0 bis 4 Central Processors (CPs)• Integrated Facility for Linux (IFLs), Internal Coup ling Facility (ICFs), System z
Application Assist Processors (zAAPs), System z9 In tegrated Information Processor (zIIP), optional System Assist Processors (SAPs)
• Reines IFL System ist möglich– Up to 30 LPARs
�Speicher– Minimum 8 GB– Bis zu 64 GB pro System
• In 8 GB Schritten� I/O
– Bis zu 16 STIs pro System @ 2.7 GB/s – System I/O Bandbreite 43.2 GB– Bis zu 2 Logical Channel Subsystems (LCSSs)– Bis zu 7 I/O Domains
• Bis zu 420 Kanälen – abhängig von Channel types
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z9 BC – Ein Blick unter die Haube
I/O Cage
StromVersorgung
InterneBatterien(optional)
Ein Book: Prozessoren und Speicher
CEC Cage
Support Elemente(Gate mit Laptops weggeklappt)
STI Kabel
Frontansicht
A Frame
Fiber Quick Connect Feature
(optional)
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Sicherheit
� Common Criteria Security Certification- ISO Standard- Evaluation Assurance Level (EAL) 1..7,
höher = besser- Evaluierung z.B. vom Bundesamt für Sicherheit in der
InformationstechnikUSA: NSA für EAL >5
� EAL5 Logical Partitioning Zertifizierung z900, z800, z990� EAL3+ Zertifizierung für z/OS 1.6 mit RACF Feature
- beinhaltet Controlled Access Protection Profile (CAPP) EAL3+ und Labeled Security Protection Profile (LSPP) EAL 3+
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�Continue to provide flexible Secure Sockets Layer ( SSL) acceleration�Continue to provide competitive symmetric performan ce in a security-rich environment�Provides integration of Crypto features via ICSF�Focus on required certifications and open standards�Continue to improve performance
– Each Crypto Express2 feature on a System z9, with b oth adapters configured as accelerators is designed to provide up to 6000* SSL handshakes per second
G3 – June 1997SCMs on PlanarBoard - CMOS5x
G4 – Sept. 1997SCMs on PlanarBoard - CMOS5x
G5 – Sept. 19982 Chips on Processor MCM - CMOS5x + PCICC (6/99)
G6 – June 19992 Chips on Processor MCM - CMOS5x + PCICC (6/99)
z900/z800 – Dec. 2000/ May 20022 Chips on CEC Board -CMOS7s+ PCICC/PCICA (10/01)
z990 - June 2003CPACF/PCICA
z990 - September 2003PCIXCC
z890 – May 2004PCIXCC/PCICA
z990/z890 – January 2005Crypto Express2
z9 EC – September 2005Crypto Express2
z900/z800 – Dec. 2000/ May 20022 Chips on CEC Board -CMOS7s+ PCICC/PCICA (10/01)
z9 BC – May 2006Crypto Express2
*These measurements are examples of the maximum handshakes per second achieved in a laboratory environment with no other processing occurring and do not represent actual field measurements. Details are available upon request.
System z9 and zSeries Cryptographic Technology