Thesis Vecchio Slides iT
14
Early-Access Partial Reconfiguration applicato in Earendil POLITECNICO DI MILANO Relatore: Prof.ssa Donatella Sciuto Correlatori: Ing. Vincenzo Rana Ing. Marco D. Santambrogio Tesi di Laurea di: Emanuele Vecchio [email protected] Definizione di un flusso per la Definizione di un flusso per la generazione automatica di generazione automatica di architetture riconfigurabili architetture riconfigurabili
Transcript of Thesis Vecchio Slides iT
Early-Access Partial Reconfigurationapplicato in Earendil
POLITECNICO DI MILANO
Relatore: Prof.ssa Donatella Sciuto
Correlatori: Ing. Vincenzo Rana
Ing. Marco D. Santambrogio
Tesi di Laurea di: Emanuele Vecchio
Definizione di un flusso per la Definizione di un flusso per la generazione automatica di generazione automatica di architetture riconfigurabiliarchitetture riconfigurabili
2
IndiceIndice
Scopo del lavoro
Stato dell’ArteModule BasedEarly-Access Partial Reconfiguration
Integrazione fra EAPR ed EarendilL’architettura obiettivo
L’implementazione del flusso INCA
Risultati sperimentali
Conclusioni e sviluppi futuri
3
Lo scopo del lavoroLo scopo del lavoro
Applicare il flusso EAPR al flusso Caronte di Earendil
superare le differenze fra l’architettura concepita da Xilinx e l’architettura obiettivo
Gestire totalmente la definizione dei vincoli
ottimizzare lo spazio a disposizioneverificare tale possibilità in contrasto con i limiti dichiarati da Xilinx
DESCRIZIONE DEL SISTEMA
PARTIZIONAMENTO DELSISTEMA E FASE DI ANALISI
FLUSSO CARONTECON EARLY-ACCESS
VINCOLIARCHITETTURA BLACKBOX
DRIVERC/C++
EDK
(Passo 1 EA) VHDL E SINTESI(Passo 2 EA) VINCOLI (UCF)
(Passo 5 EA) IMPLEMENTAZIONEARCHITETTURA FISSA
(Passo 6 EA) IMPLEMENTAZIONEMODULI RICONFIGURABILI
(Passo 7 EA) FUSIONE HARDWARE
FUSIONE HW/SW
BITSTREAM E PARAMETRI DICONFIGURAZIONE DELL'ARCHITETTURA
4
Module Based ed EAPRModule Based ed EAPR
Vincoli su:
aree riconfigurabili
estese in piena altezza
bus macro
I bus macro devono essere replicati a formare un canale di comunicazione fra tutte le aree
Architettura con Module BasedAre
a Ric
onfi
gura
bile
1
Are
a Ric
onfi
gura
bile
2
Mod
ulo
fiss
o 1
Mod
ulo
fiss
o 2
Mod
ulo
fiss
o 3
Area fissa
Architettura con EAPR
Are
a Ric
onfi
gura
bile
1
Area
Ric
onfi
gura
bile
2
Modulo fisso 1
Modulo fisso 2
Modulo fisso 3
Area fissa
Vincoli su:
aree riconfigurabili
altezza limitabile
bus macro
Non è necessario replicare i bus macro
Difficile gestione dei moduli fissi
5
L’architettura obiettivoL’architettura obiettivo
L'architettura globale (top) contiene:
area fissa (fix)aree riconfigurabilibus macro
Vincoli su:area fissa (facoltativo)aree riconfigurabilibus macro
L'area fissa include al proprio interno tutti i moduli fissi
gestione ottimizzata, semplificata e completa
FPGA
Area
Ric
onfi
gura
bile
1
Are
a Ri
conf
igur
abile
2
fix
Modulo fisso 2
Modulo fisso 3
top
Modulo fisso 1
6
L’implementazione del flusso INCAL’implementazione del flusso INCA
Flusso automatico in C++
Input:moduli e bus macro sintetizzatidefinizione dei vincolifacoltativo: software
Output:bitstream totali e parziali
con softwaresenza software
file contenenti i risultati delle operazioni intermedie
UCF NMC BMM
NGC ELF
FLUSSOINCA
IMPLEMENTAZIONEARCHITETTURA
FISSA
NGDBuild
Map
P&R
LATO HARDWARE LATO SOFTWARE
IMPLEMENTAZIONEMODULI
RICONFIGURABILI
NGDBuild
Map
P&R
CREAZIONEARCHITETTURA
COMPLETA
VerifyDesign
Assemble
INTEGRAZIONESOFTWARE
BitGen
Data2Mem
BITSTREAM
FASE
1
FASE
2
FA
SE 4
FASE
3
7
Risultati sperimentaliRisultati sperimentali
Test su Spartan 3processore softcore MicroBlaze
Test su Virtex II Proprocessore softcore MicroBlazeprocessore hardcore PowerPCprocessore softcore MicroBlaze con ICAP
Test su Virtex 4processore softcore MicroBlaze
Risultati comparati
8
Test su Spartan 3Test su Spartan 3
107
107
107
107
1.360
SLICE OCCUPATE
27,86%MOD2.B
27,86%384
MOD2.A
27,86%MOD1.B
27,86%384
MOD1.A
118,05%(1152) (TOTALE – RICONF)
FIX
INDICE DI FRAMMEN
T.
SLICE VINCOLAT
E
FIX MODULO 1 MODULO 2 COMPLETA
43,09466,19110,72133,86
Fase 4Fase 3Fase 2Fase1
TEMPI DI FLUSSO (in secondi)OCCUPAZIONE
9
Test su Virtex II Pro (1)Test su Virtex II Pro (1)
CON AREA FISSA VINCOLATA CON AREA FISSA NON VINCOLATA
10
Test su Virtex II Pro (2)Test su Virtex II Pro (2)
106
106
106
106
1.648
SLICE OCCUPATE
36,80%MOD2.B
36,80%288
MOD2.A
33,12%MOD1.B
33,12%320
MOD1.A
76,29%2.160FIX
INDICE DI FRAMMENT.
SLICE VINCOLATEOCCUPAZIONE
POWERPC
MICROBLAZE ED ICAP
106
106
106
106
1.584
SLICE OCCUPATE
16,56%MOD2.B
16,56%640
MOD2.A
16,56%MOD1.B
16,56%640
MOD1.A
73,33%2.160FIX
INDICE DI FRAMMENT.
SLICE VINCOLATEOCCUPAZIONE
11
Test su Virtex 4Test su Virtex 4CON MODULI DISALLINEATI CON MODULI ALLINEATI
12
Risultati comparatiRisultati comparatiOCCUPAZIONE FPGA (in slice)
INDICE DI FRAMMENTAZIONEDELL’AREA FISSA
TEMPI DI FLUSSO (in secondi)
13
Conclusioni e sviluppi futuriConclusioni e sviluppi futuri
Il flusso EAPR è stato integrato con successo in Caronte ed Earendil
da questo lavoro di tesi è stato tratto un articolo sottoposto alla prossima edizione dell’International Conference on Field Programmable Logic and Application
Il flusso INCA si offre come base perfetta per lo sviluppo di architetture in cui il core configurabile contenga un processore softcore (e.g. MicroBlaze)
14
FineFine
Grazie per l’attenzione
C'è vero progresso solo quando i vantaggi di una nuova tecnologia diventano per tutti.
Henry Ford
