Stratix 10 GX/SX器件概述 - Intel · 2020. 12. 24. · Intel Stratix 10 器件包含在FPGA...
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Stratix 10 GX/SX 器件概述
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内容
1. Intel® Stratix® 10 GX/SX 器件概述................................................................................... 31.1. Intel Stratix 10 器件系列......................................................................................... 4
1.1.1. 可用选项....................................................................................................51.2. Intel Stratix 10 FPGA 和 SoC 中的创新....................................................................... 51.3. FPGA 和 SoC 特性汇总.............................................................................................. 71.4. Intel Stratix 10 结构图.......................................................................................... 101.5. Intel Stratix 10 FPGA 和 SoC 系列规划..................................................................... 101.6. HyperFlex 内核体系结构..........................................................................................131.7. 异构 3D SiP 收发器 Tile........................................................................................... 141.8. Intel Stratix 10 收发器.......................................................................................... 16
1.8.1. PMA 功能.................................................................................................161.8.2. PCS 功能................................................................................................. 18
1.9. PCI Express Gen1/Gen2/Gen3 硬核 IP.....................................................................191.10. Interlaken PCS 硬核 IP.........................................................................................191.11. 10G 以太网硬核 IP................................................................................................191.12. 外部存储器和通用 I/O............................................................................................191.13. 自适应逻辑模块(ALM)............................................................................................211.14. 内核时钟............................................................................................................ 221.15. 小数分频综合 PLL 和 I/O PLL...................................................................................221.16. 内部嵌入式存储器................................................................................................. 221.17. 精度可调 DSP 模块................................................................................................231.18. 硬核处理器系统(HPS)............................................................................................25
1.18.1. Intel Stratix 10 HPS 的主要特性................................................................ 261.19. 电源管理............................................................................................................ 291.20. 器件配置和安全器件管理器(SDM)............................................................................. 291.21. 器件安全............................................................................................................ 311.22. 使用 PCI Express 的通过协议配置 ............................................................................311.23. 部分和动态重配置................................................................................................. 311.24. 快进编译(Fast Forward Compile)............................................................................321.25. 单粒子翻转(SEU)检错和纠错....................................................................................321.26. Intel Stratix 10 GX/SX 器件概述的文档修订历史........................................................ 32
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1. Intel® Stratix® 10 GX/SX 器件概述
Intel 的 14-nm Intel® Stratix® 10 GX FPGA 和 SX SoC 实现了高于上一代高性能 FPGA 的 2倍内核性能，功耗最高降低 70%。
通过采用几项突破性创新，包括全新的 HyperFlex™内核体系结构，在您最先进的应用中，此器件系列使您能够在满足功耗预算的同时也能够满足对不断增长的带宽和处理性能的要求。
通过采用一个基于四核 64 位 ARM® Cortex®-A53 的嵌入式硬核存储器系统(HPS)， IntelStratix 10 SoC 器件实现了高能效，应用级处理，并使设计人员能够将硬件虚拟化扩展到 FPGA 架构中。 Intel Stratix 10 SoC 器件展现了 Intel 对高性能 SoC 的致力研发，并拓展了 Intel 在基于ARM 的处理器系统的可编程器件的领导地位。
Intel Stratix 10 FPGA 和 SoC 中的重要革新包括：
• 全新的 HyperFlex 内核体系结构，实现了高于上一代高性能 FPGA 的 2 倍核心性能。
• 行业领先的 Intel 14-nm Tri-Gate (FinFET)技术
• 异构 3D System-in-Package (SiP)技术
• 具有高达 550 万个逻辑单元(LE)的单片式内核架构
• 异构 3D SiP 收发器瓦片(transceiver tile)上有高达 96 个全双工收发器通道
• 高达 28.3 Gbps (芯片到芯片/模块和背板性能)的收发器数据速率
• M20K (20 kbit)内部 SRAM 存储器模块
• 基于小数综合和超低抖动 LC tank 的发送锁相环(PLL)
• Hard PCI Express® Gen3 x16 intellectual property (IP)模块
• 每个收发器通道中的 Hard 10GBASE-KR/40GBASE-KR4 Forward Error Correction(FEC)
• 硬核存储控制器和 PHY，支持每个管脚高达 2666 Mbps 的 DDR4 速率
• 硬浮点和符合 IEEE 754 的硬浮点精度可调数字信号处理(DSP)模块，具备高达 10 TFLOPS的计算性能和每瓦 80 GFLOPS 的功率效率
• SoC 系列中高达 1.5 GHz 的四核 64 位 ARM Cortex-A53 嵌入式处理器
• 对灵活的低功耗，低偏移时钟树的可编程时钟树综合
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Intel Corporation. All rights reserved. Agilex, Altera, Arria, Cyclone, Enpirion, Intel, the Intel logo, MAX, Nios,Quartus and Stratix words and logos are trademarks of Intel Corporation or its subsidiaries in the U.S. and/orother countries. Intel warrants performance of its FPGA and semiconductor products to current specifications inaccordance with Intel's standard warranty, but reserves the right to make changes to any products and servicesat any time without notice. Intel assumes no responsibility or liability arising out of the application or use of anyinformation, product, or service described herein except as expressly agreed to in writing by Intel. Intelcustomers are advised to obtain the latest version of device specifications before relying on any publishedinformation and before placing orders for products or services.*Other names and brands may be claimed as the property of others.
ISO9001:2015Registered
• 专用安全器件管理器(SDM)：
— 增强器件配置和安全
— AES-256，SHA-256/384 和 ECDSA-256/384 加密/解密加速器和认证
— 多因素认证
— 物理不可克隆功能(PUF)服务和软件可编程器件配置能力
• 一套完整的高级节能特性，上一代高性能 FPGA 相比，功耗最高可降低 70％
• 非破坏性寄存器状态读回和写回，支持 ASIC 原型开发和其他应用
有了这些功能， Intel Stratix 10 FPGA 和 SoC 最适用于各个领域中那些最苛刻的应用：
• 计算和存储—用于定制服务器，云计算和数据中心加速
• 网络—用于 Terabit，400G 和 multi-100G 桥接，聚合，数据包处理和流量管理
• 光传输网络—用于 OTU4，2xOTU4，4xOTU4
• 广播—用于高端工作室分布，头端编码/解码，边缘正交幅度调制(QAM)
• 军事—用于雷达，电子战和通信安全
• 医疗—用于诊断扫描仪和诊断成像
• 测试与测量—用于协议和应用测试
• 无线—用于下一代 5G 网络
• ASIC 原型—用于那些需要有最大 I/O 数量的最大单片式 FPGA 架构的设计
1.1. Intel Stratix 10 器件系列
Intel Stratix 10 器件包含在 FPGA (GX)和 SoC (SX)系列中。
• Intel Stratix 10 GX 器件实现高达 1 GHz 内核架构性能，在单片式架构上包含 550 万个LE，并在独立的收发器瓦片上有高达 96 个通用收发器，同时具备 2666 Mbps DDR4 外部存储器接口性能。这些收发器能够实现在背板上的 28.3 Gbps 短距离传输。这些器件经过优化具有 Intel 业界领先的 14-nm Tri-Gate 工艺技术的功率效率，用于那些要求最高收发器带宽和内核架构性能的 FPGA 应用。
• Intel Stratix 10 SX 器件有一组与 Intel Stratix 10 GX 器件相同的功能，此外还有一个嵌入式四核 64 位 ARM Cortex A53 硬核处理器系统。
所有 Intel Stratix 10 器件系列都有一个基于新的 HyperFlex 内核体系结构的高性能架构，在互联布线及所有功能模块的输入上都有额外的 Hyper-Register。内核架构也包括一个增强型逻辑阵列，使用 Intel 的自适应逻辑模块(ALM)和一组高性能构建模块，包括：
• M20K (20 kbit)嵌入式存储器模块
• 具有符合硬核 IEEE 754 的浮点单元的精度可调 DSP 模块
• 小数综合和整数 PLL
• 外部存储器接口的硬核存储器控制器和 PHY
• 通用 I/O 单元
要对这些构建模块提供时钟， Intel Stratix 10 器件使用可编程时钟树综合，使用专用时钟树布线综合那些应用要求的时钟树分支。所有器件都支持逻辑阵列的在系统，细粒度的部分重配置，在系统运行时能够在系统中增加和减去逻辑。
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所有器件系列也包含高速串行收发器，其中包括物理介质附加子层(PMA)和物理编码子层(PCS)，可用于实现各种工业标准和专有协议。除了 hard PCS， Intel Stratix 10 器件也包含 PCIExpress hard IP 的多个例化，支持 x1/x2/x4/x8/x16 通道配置中的 Gen1/Gen2/Gen3 速率和用于每个收发器的 hard 10GBASE-KR/40GBASE-KR4 FEC。hard PCS，FEC 和 PCI ExpressIP 节省了宝贵的内核逻辑资源，节约电能并提高产量。
1.1.1. 可用选项
图 1. Intel Stratix 10 器件订购码样例和可用选项
Family Signature
Transceiver Count
TransceiverSpeed Grade
Package Type
Package Code
Operating Temperature
FPGA Fabric Speed Grade
Optional SuffixIndicates specific device options or shipment method
G : GX variant 28.3 Gbps transceivers
1S : Stratix 10
040
: 400K logic elements
U : 96
H : 24 N : 48
3
1 (fastest)2
F : FineLine BGA (FBGA), 1.0 mm pitch
FBGA Package Type35 : 1,152 pins, 35 mm x 35 mm43 : 1,760 pins, 42.5 mm x 42.5 mm
48 : 2,112 pins, 47.5 mm x 47.5 mm50 : 2,397 pins, 50 mm x 50 mm
55 : 2,912 pins, 55 mm x 55 mm
I : Industrial (TJ = -40° C to 100° C)E : Extended (TJ = 0° C to 100° C)
1 (fastest)23
Power OptionV : SmartVID standard powerL :
Low Power (Fixed Voltage)
RoHSG : RoHS6
P : Leaded (1)S<n> : Engineering sample
1S G F280 N 2 V35 I 2 S1G
Logic Density
Family Variant
X : Extreme Low Power (Fixed Voltage)
X : SX variant 28.3 Gbps transceivers
ARM A53 processor
065 : 650K logic elements085 : 850K logic elements110 : 1,100K logic elements165 : 1,650K logic elements210 : 2,100K logic elements250 : 2,500K logic elements280 : 2,800K logic elements450 : 4,500K logic elements550 : 5,500K logic elements
L
SiP CodeL : L-TileH : H-Tile
注释：1. 关于可用性，请与Intel取得联系。
1.2. Intel Stratix 10 FPGA 和 SoC 中的创新
与上一代高性能 Stratix V FPGA 相比， Intel Stratix 10 FPGA 和 SoC 进行了很多显著的改进。
表 1. 与 Stratix V 器件相比， Intel Stratix 10 器件的主要特性
特性 Stratix V FPGA Intel Stratix 10 FPGA 和 SoC
工艺技术 28-nm TSMC (平面晶体管) 14 nm Intel Tri-Gate (FinFET)
硬处理器内核 无 Quad-core 64-bit ARM Cortex-A53 (仅SoC)
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特性 Stratix V FPGA Intel Stratix 10 FPGA 和 SoC
内核体系结构 基于传统互联的传统内核体系结构 互联中有 Hyper-Register 的 HyperFlex内核体系结构
内核性能 500 MHz 1 GHz
功耗 1x 低至 0.3x
逻辑密度 952 KLE (单片) 5,500 KLE (单片)
嵌入式存储器(M20K) 52 Mbits 229 Mbits
18x19 乘法器 3,926
注意: 在 Stratix V 器件中乘法器是 18x18 的。
11,520
注意: 在 Intel Stratix 10 器件中乘法器是 18x19 的。
浮点 DSP 性能 最多 1 个 TFLOP，需要软浮点加法器和乘法器
高达 10 个 TFLOP，符合硬 IEEE 754 的单精度浮点加法器和乘法器
最大收发器数量 66 96
最大收发器数据速率(chip-to-chip) 28.05 Gbps 28.3 Gbps L-Tile28.3 Gbps H-Tile
最大收发器数据速率(backplane) 12.5 Gbps 12.5 Gbps L-Tile28.3 Gbps H-Tile
硬核储存控制器 无 DDR4 @ 1333 MHz/2666 MbpsDDR3 @ 1067 MHz/2133 Mbps
硬核协议 IP PCIe Gen3 x8(高达 4 个实例) PCIe Gen3 x16(高达 4 个实例)H-Tile 器件上的 SR-IOV (4 个物理功能/2k 虚拟功能)10GBASE-KR/40GBASE-KR4 FEC
内核时钟和 PLL 由小数综合 fPLL 支持的全局、象限和局域时钟
由小数综合 fPLL 和整数 IO PLL 支持的可编程时钟树综合
寄存器状态读回和写回 不适用 用于 ASIC 原型开发和其他应用程序的非破坏性寄存器状态读回和写回
这些创新促成了以下改进：
• 改进的内核逻辑性能：HyperFlex 内核体系结构结合 Intel 的 14-nm Tri-Gate technology使 Intel Stratix 10 器件能够实现高于上一代 2X 的内核性能
• 更低功耗: 与上一代相比， Intel Stratix 10 器件的功耗降低了 70%，这是通过 14-nmIntel Tri-Gate 技术，HyperFlex 内核架构和体系结构内置的可选省电功能实现的。
• 更高密度： Intel Stratix 10 器件实现了高于 5 倍的集成级别，单片集成高达 5,500K 逻辑单元(LE)， 并具有 229 Mbits 的嵌入式存储器模块(M20K)和 11,520 个 18x19 乘法器
• 嵌入式处理： Intel Stratix 10 SoC 有一个 Quad-Core 64-bit ARM Cortex-A53 处理器，经过优化用于功率效率和与上一代 Arria 和 Cyclone SoC 器件兼容的软件
• 改进的收发器性能：在异构 3D SiP 收发器 tile 中实现高达 96 个收发器通道， Intel Stratix10 GX 和 SX 器件支持高达 28.3 Gbps chip-to-chip 数据速率和带信号调理电路(能够均衡超过 30 dB 的系统损失)的背板上的 28.3 Gbps 数据速率
• 改进的 DSP 性能： Intel Stratix 10 器件中的精度可调 DSP 模块具有固定和浮点功能，实现高达 10 TeraFLOPS IEEE754 单精度浮点性能
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• 额外的 Hard IP：与上一代器件相比， Intel Stratix 10 器件包括更多的 hard IP 模块，在具有 48 个通用 IO 的每个 bank 中包含一个硬核存储器控制器，在每个收发器 tile 中有一个硬核 PCIe Gen3 x16 完整协议堆栈，并在每个收发器通道中有一个硬核 10GBASE-KR/40GBASE-KR4 FEC。
• 增强的内核时钟: Intel Stratix 10 器件具有可编程时钟树综合特性；只有在需要的时候才会综合时钟，提高了时钟解决方案的灵活性并降低了功耗
• 额外的 Core PLL: Intel Stratix 10 器件中的内核架构被整数 IO PLL 以及小数综合 fPLL 支持，使 PLL 总数高于上一代
1.3. FPGA 和 SoC 特性汇总
表 2. Intel Stratix 10 FPGA 和 SoC 通用器件特性
特性 说明
技术 • 14-nm Intel Tri-Gate (FinFET)工艺技术
• SmartVID 控制的核心电压，标准功耗器件
• 0.85-V 固定核心电压，低静态功耗器件
低功耗串行收发器 • 高达 96 个可用收发器
• 对于 Intel Stratix 10 GX/SX 器件，1 Gbps 到 28.3 Gbps 的连续操作范围
• 对于 Intel Stratix 10 GX/SX 器件，高达 28.3 Gbps 的背板支持
• 扩展范围到 125 Mbps with oversampling• 具有用户可配置的小数综合能力的 ATX 发送 PLL• XFP、SFP+、QSFP/QSFP28、CFP/CFP2/CFP4 光模块支持
• 自适应线性与判决反馈均衡
• 发送预加重和去加重
• 单个收发器通道的动态部分重配置
• 片上仪器(on-chip instrumentation, Eye Viewer 非侵入式数据眼监测)
通用 I/O • 高达 1640 个可用 GPIO• 1.6 Gbps LVDS—每对都能配置成一个输入或输出
• 1333 MHz/2666 Mbps DDR4 外部存储器接口
• 1067 MHz/2133 Mbps DDR3 外部存储器接口
• 1.2 V 到 3.0 V 单端 LVCMOS/LVTTL 接口
• 片上匹配(OCT)
嵌入式硬核 IP • PCIe Gen1/Gen2/Gen3 完整协议堆栈，x1/x2/x4/x8/x16 端点和根端口
• DDR4/DDR3/LPDDR3 硬核存储器控制器(RLDRAM3/QDR II+/QDR IV 使用软核存储器控制器)• 每个器件中有多个硬核 IP 实例
• Single Root I/O Virtualization (SR-IOV)
收发器硬核 IP • 10GBASE-KR/40GBASE-KR4 前向纠错(FEC)• 10G Ethernet PCS• PCI Express PIPE 接口
• Interlaken PCS• Gigabit Ethernet PCS• 通用公共无线电接口(CPRI) PCS 的确定性延迟支持
• 千兆位被动式光纤网络(GPON) PCS 的快速锁定时间支持
• 8B/10B、64B/66B、64B/67B 编码器和解码器
• 专有协议的定制模式支持
电源管理 • SmartVID 控制的核心电压，标准功耗器件
• 0.85-V 固定核心电压，低静态功耗器件
• Intel Quartus® Prime Pro Edition 集成功耗分析
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特性 说明
高性能单片内核架构 • HyperFlex 内核体系结构，在整个互联布线及所有功能模块的输入上都有 Hyper-Register• 单片架构最大限度地缩短了编译时间并提高了逻辑利用率
• 增强自适应逻辑模块(ALM)• 改进的多轨布线架构减少了拥堵并缩短了编译时间
• 包括可编程时钟树综合的层次化内核时钟体系结构
• 细粒度部分重配置
内部储存器模块 • M20K—带硬核 ECC 支持的 20-Kbit• MLAB—640-bit 分布的 LUTRAM
精度可调 DSP 模块 • 符合 IEEE 754 的硬核单精度浮点运算能力
• 支持精度范围从 18x19 到 54x54 的信号处理
• Native 27x27 和 18x19 乘法模式
• 64-bit 累加器和脉动 FIR 的级联
• 内部系数存储器组
• 预加法器/减法器提高了效率
• 额外的流水线寄存器可提高性能，降低功耗
锁相环(PLL) • 小数综合 PLL(fPLL)支持小数和整数模式
• 三阶 delta-sigma 调制的小数模式
• 精度频率组合
• 与通用 I/O 相邻的整数 PLL 支持外部存储器和 LVDS 接口，时钟延迟补偿，零延迟缓冲
内核时钟网络 • 1 GHz 架构时钟
• 667 MHz 外部存储器接口时钟，支持 2666 Mbps DDR4 接口
• 800 MHz LVDS 接口时钟，支持 1600 Mbps LVDS 接口
• 可编程时钟树综合，向后兼容全局、局域和外围时钟网络
• 只有在需要时才综合时钟，最小化动态功耗
配置 • 专用安全器件管理器
• 软件可编程器件配置
• 串行和并行闪存接口
• 使用 PCI Express Gen1/Gen2/Gen3 的通过协议配置(Configuration via Protocol, CvP)• 内核架构的细粒度部分重配置
• 收发器和 PLL 的动态重新配置
• 一套完整的安全特性，包括 AES-256、SHA-256/384 和 ECDSA-256/384 加速器和多因素认证
• 物理不可克隆功能(PUF)服务
封装 • Intel 嵌入式多芯片互连桥接(EMIB)封装技术
• 具有相同封装 footprint 的多个器件实现了不同器件密度之间的无缝移植
• 1.0 mm ball-pitch FBGA 封装
• 有铅和无铅封装选项
软件和工具 • 带有新编译器和 Hyper-Aware 设计流程的 Intel Quartus Prime Pro Edition 设计套件
• Fast Forward 编译器，支持 HyperFlex 体系结构性能开发
• 收发器套件
• 平台设计集成工具
• DSP Builder 高级模块集
• OpenCL™支持
• SoC 嵌入式设计套件(EDS)
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表 3. Intel Stratix 10 SoC 特定器件功能
SoC 子系统 功能 说明
硬核处理器系统 多处理器单元(MPU)内核 • 具备 ARM CoreSight 调试和追踪技术的 Quad-core ARMCortex-A53 MPCore 处理器
• 支持单精度和双精度的标量浮点单元
• 用于每个处理器的 ARM NEON 介质处理引擎
系统控制器 • 系统存储器管理单元(SMMU)• 高速缓存一致性单元(CCU)
Layer 1 Cache • 带奇偶校验的 32 KB L1 指令高速缓存
• 带 ECC 的 32 KB L1 数据高速缓存
Layer 2 Cache • 带 ECC 的 1 MB 共享的 L1 高速缓存
片上存储器 • 256 KB 片上 RAM
直接存储器访问(DMA)控制器 • 8 通道 DMA
以太网介质访问控制器(EMAC) • 三个集成 DMA 的 10/100/1000 EMAC
USB On-The-Go 控制器(OTG) • 2 个集成 DMA 的 USB OTG
UART 控制器 • 2 UART 16550 兼容
串行外设接口(SPI)控制器 • 4 SPI
I2C 控制器 • 5 个 I2C 控制器
SD/SDIO/MMC 控制器 • 支持 DMA 和 CE-ATA 的 1 eMMC 版本 4.5• SD，包括 eSD，3.0 版本
• SDIO，包括 eSDIO，3.0 版本
• CE-ATA - 1.1 版本
NAND flash 控制器 • 1 ONFI 1.0, 8-bit 和 6-bit 支持
通用 I/O (GPIO) • 最大 48 个软件可编程 GPIO
计时器 • 4 个通用计时器
• 4 个监视计时器
Secure DeviceManager(安全器件管理器)
安全 • 安全引导
• 高级加密标准(AES)和验证(SHA/ECDSA)
外部存储器接口(ExternalMemoryInterface)
外部存储器接口 • 具有 DDR4 和 DDR3 及 LPDDR3 的硬核存储控制器
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1.4. Intel Stratix 10 结构图
图 2. Intel Stratix 10 FPGA 和 SoC 体系结构图
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HPS: Quad ARM Cortex-A53 Hard Processor SystemSDM: Secure Device ManagerEMIB: Embedded Multi-Die Interconnect Bridge
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Logic
Fabr
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Hype
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Core
Logic
Fabr
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1.5. Intel Stratix 10 FPGA 和 SoC 系列规划
表 4. Intel Stratix 10 GX/SX FPGA 和 SoC 系列规划—FPGA 内核(第 1 部分)
Intel Stratix 10GX/SX 器件名称
逻辑单元(KLE) M20K 模块 M20K Mbits MLAB 数量 MLAB Mbits 18x19 乘法器(1)
GX 400/SX 400
378 1,537 30 3,204 2 1,296
GX 650/SX 650
612 2,489 49 5,184 3 2,304
GX 850/SX 850
841 3,477 68 7,124 4 4,032
GX 1100/SX 1100
1,092 4,401 86 9,540 6 5,040
GX 1650/ 1,624 5,851 114 13,764 8 6,290
继续...
(1) 27x27 乘法器数量是 18x19 乘法器数量的一半。
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10
Intel Stratix 10GX/SX 器件名称
逻辑单元(KLE) M20K 模块 M20K Mbits MLAB 数量 MLAB Mbits 18x19 乘法器(1)
SX 1650
GX 2100/SX 2100
2,005 6,501 127 17,316 11 7,488
GX 2500/SX 2500
2,422 9,963 195 20,529 13 10,022
GX 2800/SX 2800
2,753 11,721 229 23,796 15 11,520
GX 4500/SX 4500
4,463 7,033 137 37,821 23 3,960
GX 5500/SX 5500
5,510 7,033 137 47,700 29 3,960
表 5. Intel Stratix 10 GX/SX FPGA 和 SoC 系列规划—互联，PLL 和 Hard IP (第 2 部分)
Intel Stratix 10GX/SX 器件名称
Interconnects PLLs Hard IP
最大 GPIO 数 最大 XCVR 数 fPLLs I/O PLLs PCIe Hard IPBlocks
GX 400/SX 400
392 24 8 8 1
GX 650/SX 650
400 48 16 8 2
GX 850/SX 850
736 48 16 15 2
GX 1100/SX 1100
736 48 16 15 2
GX 1650/SX 1650
704 96 32 14 4
GX 2100/SX 2100
704 96 32 14 4
GX 2500/SX 2500
1160 96 32 24 4
GX 2800/SX 2800
1160 96 32 24 4
GX 4500/SX 4500
1640 24 8 34 1
GX 5500/SX 5500
1640 24 8 34 1
(2) 所有封装均为 1.0 mm 间距的球栅阵列。
(3) 高压 I/O 管脚用于 3 V 和 2.5 V 接口。
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表 6. Intel Stratix 10 GX/SX FPGA 和 SoC 系列规划，第 1 部分
单元图例：通用 I/O，高压 I/Os，LVDS 对，收发器(2) (3) (4) (5) (6) (7)
Intel Stratix 10 GX/SX 器件名称
F1152HF35
(35x35 mm2)
F1760NF43
(42.5x42.5 mm2)
F1760NF43
(42.5x42.5 mm2)
GX 400/SX 400
392, 8, 192, 24
GX 650/SX 650
392, 8, 192, 24 400, 16, 192, 48
GX 850/SX 850
688, 16, 336, 48
GX 1100/SX 1100
688, 16, 336, 48
GX 1650/SX 1650
688, 16, 336, 48
GX 2100/SX 2100
688, 16, 336, 48
GX 2500/SX 2500
688, 16, 336, 48
GX 2800/SX 2800
688, 16, 336, 48
GX 4500/SX 4500
GX 5500/SX 5500
表 7. Intel Stratix 10 GX/SX FPGA 和 SoC 系列规划，第 2 部分
单元图例：通用 I/O，高压 I/Os，LVDS 对，收发器 (2) (3) (4) (5) (6) (7)
Intel Stratix 10GX/SX 器件名称
F2112NF48
(47.5x47.5 mm2)
F2397UF50
(50x50 mm2)
F2912HF55
(55x55 mm2)
GX 400/SX 400
GX 650/SX 650
GX 850/SX 850
736, 16, 360, 48
GX 1100/ 736, 16, 360, 48
继续...
(4) 每个 LVDS 对都能配置成一个差分输入或差分输出。
(5) 高压 I/O 管脚和 LVDS 对包含在通用 I/O 数中。收发器另外计数。
(6) 每个封装列队列中的所有器件提供管脚移植(一般电路板空间)。
(7) Intel Stratix 10 GX 可管脚移植到同一封装中的 Intel Stratix 10 SX 器件。
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Intel Stratix 10GX/SX 器件名称
F2112NF48
(47.5x47.5 mm2)
F2397UF50
(50x50 mm2)
F2912HF55
(55x55 mm2)
SX 1100
GX 1650/SX 1650
704, 32, 336, 96
GX 2100/SX 2100
704, 32, 336, 96
GX 2500/SX 2500
704, 32, 336, 96 1160, 8, 576, 24
GX 2800/SX 2800
704, 32, 336, 96 1160, 8, 576, 24
GX 4500/SX 4500
1640, 8, 816, 24
GX 5500/SX 5500
1640, 8, 816, 24
1.6. HyperFlex 内核体系结构
Intel Stratix 10 FPGA 和 SoC 基于单片式内核架构，采用新的 HyperFlex 内核体系结构功能。与上一代高端 FPGA 相比，HyperFlex 内核体系结构实现了 2 倍时钟频率性能，其功耗最高可降低70%。随着这一性能突破，HyperFlex 内核体系结构提供了许多优势，包括：
• 更高的吞吐量 — 通过采用 2 倍内核时钟频率性能来实现吞吐量的突破
• 提高功耗效率 — 使用减少的 IP 大小(由 HyperFlex 使能)来增强那些之前将多个器件归入到单一器件的设计，因此与上一代器件相比，功耗最高可降低 70%
• 更强的设计功能性 — 使用更快的时钟频率来降低总线宽度和减少 IP 大小，释放更多的 FPGA资源以增添更多的功能
• 提高设计人员的工作效率 — 使用 Hyper-Aware 设计工具提高性能，实现更少的布线拥塞和更少的设计迭代， 对更快速的时序收敛实现更大的时序裕量
除了自适应逻辑模块(ALM)中的传统用户寄存器，HyperFlex 内核体系结构在整个 FPGA 架构的各个地方都引进了额外的可旁路寄存器。这些额外的寄存器称为超级寄存器(Hyper-Registers)，位于每个互连布线部分和所有功能模块的输入端。
图 3. 可旁路的超级寄存器(Hyper-Register)
clk CRAMConfig
CRAMConfig
CRAMConfig
InterconnectInterconnect
Stratix 10 HyperFlexRouting Multiplexer
(with Hyper-Register)Conventional
Routing Multiplexer
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Hyper-Register 使能以下关键的设计技术来实现 2 倍内核性能的提升：
• 精细粒度超级时序重构(Hyper-Retiming)，消除关键路径
• 零延迟超级流水线(Hyper-Pipelining)，消除布线延迟
• 灵活的超级优化(Hyper-Optimization)，实现最佳性能
通过在设计中实现这些技术，Hyper-Aware 设计工具会自动使用 Hyper-Register 来实现最大的内核时钟频率。
图 4. HyperFlex 内核体系结构
ALM ALM ALM
ALM ALM ALM
ALM ALM ALM
内核结构中新的超级寄存器
1.7. 异构 3D SiP 收发器 Tile
Intel Stratix 10 FPGA 和 SoC 具有高能效，高带宽和低延迟收发器的功能。收发器在异构 3D 系统级封装(SiP)收发器 tile 中实现，每个包含 24 个全双工收发器通道。除了提供高性能收发器解决方案来满足当前的连接需要，随着数据速率、调制方案和协议 IP 的演变，这也将支持未来的灵活性和可扩展性。
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图 5. 单片内核架构和异构 3D SiP 收发器 Tile
Transceiver Tile(24 Channels)
Transceiver Tile(24 Channels)
Transceiver Tile(24 Channels)
Transceiver Tile(24 Channels)
Transceiver Tile(24 Channels)
Transceiver Tile(24 Channels)
封装基板
EMIB
EMIB
EMIB
EMIB
EMIB
EMIB
Core Fabric
每个收发器 tile 包含：
• 24 个全双工收发器通道(PMA 和 PCS)
• 参考时钟分配网络
• 发送 PLL
• 高速时钟和绑定网络
• PCI Express 硬核 IP 的一个实例
图 6. 异构 3D SiP 收发器 Tile 体系结构
Trans
ceive
r Tile
(24 C
hann
els)
PCIe
Gen3
Har
d IP
EMIB
Trans
ceive
r Tile
(24 C
hann
els)
PCIe
Gen3
Har
d IP
EMIB
Trans
ceive
r Tile
(24 C
hann
els)
PCIe
Gen3
Har
d IP
EMIB
Trans
ceive
rBa
nk(6
Chan
nels)Tra
nsce
iver P
LLs,
RX, a
nd TX
CLoc
ks
Trans
ceive
rBa
nk(6
Chan
nels)
Trans
ceive
rBa
nk(6
Chan
nels)
Trans
ceive
rBa
nk(6
Chan
nels)
PCIe
Gen3
x16 H
ard I
P
Trans
ceive
r Bon
ding
Trans
ceive
r Refe
renc
e Cloc
k
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1.8. Intel Stratix 10 收发器
Intel Stratix 10 器件提供高达 96 个全双工收发器通道。 这些通道为芯片到芯片，芯片到模块和背板应用提供了从 1 Gbps 到 28.3 Gbps 的数据速率。在每个器件中，三分之二的收发器可配置成28.3 Gbps 最大数据速率，以驱动 100G 接口和 C 小型可插拔 CFP2/CFP4 光模块。对于较长的背板驱动应用程序，高级自适应均衡电路用于均衡超过 30 dB 的系统损失。
所有收发器通道都具有专用的物理介质附加子层(PMA)和硬物理编码子层(PCS)。
• PMA 对物理通道提供主要的接口连接功能。
• 将数据传输到 FPGA 内核架构之前，PCS 通常处理编码/解码，字对齐以及其他预处理功能。
在每个收发器瓦片(transceiver tile)中，收发器被分布在 6 个 PMA-PCS 组的 4 个 bank 中。在每个 bank 中可进行各种各样的绑定和非绑定数据速率配置，在每个瓦片(tile)中，使用高度可配置的时钟分配网络。
1.8.1. PMA 功能
PMA 通道由发送器(TX)、接收器(RX)和高速时钟资源组成。
Intel Stratix 10 器件功能包括能够在高达 28.3 Gbps 数据速率上实现杰出的信号完整性。时钟选项包括具有可选的小数分频综合能力的超低抖动 LC tank-based (ATX) PLL、通道 PLL 用作时钟乘法器单元(CMU)和小数分频综合 PLL (fPLL)。
• ATX PLL — 可在整数模式下配置，或者可选择在新小数分频综合模式下配置。每个 ATX PLL覆盖所支持数据速率的整个频率范围，提供了一个最低抖动的稳定灵活的时钟源。
• CMU PLL — 当没用作收发器时，select PMA channels 可配置成 channel PLLs operatingas CMUs，以提供收发器 bank 中的一个额外的主时钟源。
• fPLL — 此外，专用 fPLL 具有使用精确频率综合的能力。fPLL 可用于综合来自单个参考时钟源的多个时钟频率，对于多协议和多速率应用，取代了多个参考振荡器。
在接收器侧，每个 PMA 都有一个独立的通道 PLL，能够对时钟数据恢复进行模拟跟踪。每个 PMA也有高级均衡电路，用于对宽频谱传输损耗进行补偿。
• 可变增益放大器(VGA) — 优化接收器的动态范围
• 连续时间线性均衡器(CTLE) — 以最低功耗对通道损耗进行补偿
• 判定反馈均衡器(DFE) — 对背板提供额外的均衡性能，即便在串扰和反射存在的情况下
• 片上仪器(ODI) — 提供片上眼监控功能(Eye Viewer)。这种能力有助于在电路板启动过程中优化链路均衡参数，并支持系统链路诊断和均衡裕量测试。
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图 7. Intel Stratix 10 接收器模块功能
∑VGA CDR
DFE Eye Viewer
CTLE
Adaptive Parametric Tuning Engine
Deserializer
通过使用新的高级数字自适应参数调整(ADAPT)电路，所有链路均衡参数都具有自动适应功能。该电路用于动态地设置 DFE 抽头加权，调整 CTLE 参数，并优化 VGA 增益和阈值电压。最后，通过使用新的硬式精密信号完整性校验引擎(PreSICE)来自动校准上电时所有的收发器电路模块，可以确保最佳和一致的信号完整性。这给予了最多的链路裕量，并确保了成熟，可靠和无差错的操作。
表 8. 收发器 PMA 功能
功能 性能
芯片到芯片数据速率 1 Gbps (8)到 28.3 Gbps ( Intel Stratix 10 GX/SX 器件)
背板支持 以高达 28.3 Gbps 的数据速率驱动背板，包括 10GBASE-KR 合规
光模块支持 SFP+/SFP, XFP, CXP, QSFP/QSFP28, QSFPDD, CFP/CFP2/CFP4
电缆驱动支持 SFP+ Direct Attach, PCI Express over cable, eSATA
发送预加重 5 抽头发送预加重和去加重以补偿系统通道的损耗
连续时间线性均衡器(CTLE) 双模式、高增益和高数据速率、线性接收均衡以补偿系统通道的损耗
判定反馈均衡器(DFE) 15 个固定抽头 DFE，在出现串扰和噪声环境中均衡背板通道的损耗
高级数字自适应参数调整(ADAPT)
全数字适应引擎，自动调整所有链路均衡参数 — 包括 CTLE、DFE 和 VGA 模块 — 在没有用户逻辑干涉的情况下提供最优的链路裕量
精度信号完整性校准引擎(PreSICE)
硬化校准控制器以在上电时快速校准所有收发器控制参数，这提供了最佳的信号完整性和抖动性能
ATX 发送 PLL 具有连续调谐范围的低抖动 ATX(电感-电容)发送 PLL 涵盖广泛的标准和专用协议，并具有可选的小数频率综合能力
小数分频 PLL 片上小数频率综合器取代了板级晶体振荡器，并降低了系统成本
数字辅助模拟 CDR 快速锁定时间的最佳抖动容限
继续...
(8) Stratix 10 收发器在过采样(over sampling)时支持低于 1 Gbps 的数据速率。
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功能 性能
片上仪器(On-DieInstrumentation) — EyeViewer 和抖动裕量工具
简化电路板启动，调试和非侵入式、高分辨率眼监视(Eye Viewer)的诊断。同时从发送器注入抖动以测试系统中的链路裕量
动态重配置 支持每个收发器通道 Avalon 存储器映射接口的独立控制，从而实现收发器的最大灵活性
多个 PCS-PMA 和 PCS-Core 到FPGA 架构接口宽度
8-, 10-, 16-, 20-, 32-, 40-或 64-bit 接口宽度， 提供解串宽度、编码和减少延迟的灵活性
1.8.2. PCS 功能
Intel Stratix 10 PMA 通道通过可配置和可旁路的 PCS 接口层与内核逻辑进行连接。
PCS 包含多个变速箱实现以去耦 PMA 和 PCS 接口宽度。这一功能对每个收发器与内核逻辑之间的8、10、16、20、32、40 或 64-bit 接口宽度的各种应用提供了很高的灵活性。
PCS 还包含了硬核 IP，以支持各种数据速率和编码方案下的广泛标准和专用协议。Standard PCS模式支持高达 12.5 Gbps 的 8B/10B 编码应用。Enhanced PCS 模式支持高达 17.4 Gbps 的64B/66B 和 64B/67B 编码应用。增强型 PCS 模式还包括一个集成 10GBASE-KR/40GBASE-KR4 前向纠错(FEC)的电路。对于高度定制的实现，PCS Direct 模式提供了一个高达 64 比特宽的接口，允许自定义编码并支持高达 28.3 Gbps 的数据速率。
关于 PCS-Core 接口或双倍数据传输模式的详细信息，请参考 Intel Stratix 10 L-和 H-Tile 收发器 PHY 用户指南和 Intel Stratix 10 E-Tile 收发器 PHY 用户指南。
表 9. 收发器 PCS 功能
PCS 协议支持 数据速率(Gbps) 发送器数据通路 接收器数据通路
Standard PCS 1 到 12.5 相位补偿 FIFO、字节串化器、8B/10B 编码、位滑器、通道绑定
速率匹配 FIFO、字对齐器、8B/10B 解码器、字节解串器、字节排序
PCI ExpressGen1/Gen2 x1,x2, x4, x8, x16
2.5 和 5.0 与连接内核的 Standard PCS plus PIPE2.0 接口相同
与连接内核的 Standard PCS plus PIPE2.0 接口相同
PCI Express Gen3x1, x2, x4, x8,x16
8.0 相位补偿 FIFO、字节串化器、编码器、加扰器、位滑器、齿轮箱、通道绑定和连接内核的 PIPE 3.0 接口、自动速度协商
速率匹配 FIFO (0-600 ppm 模式)、字对齐器、解码器、解扰器、相位补偿 FIFO、模块同步、字节解串器、字节排序、连接内核的PIPE 3.0 接口、自动速度协商
CPRI 0.6144 到 9.8 与 Standard PCS plus 确定性延迟串行化相同
与 Standard PCS plus 确定性延迟解串化相同
Enhanced PCS 2.5 到 17.4 FIFO、通道绑定、位滑器和齿轮箱 FIFO、模块同步、位滑器和齿轮箱
10GBASE-R 10.3125 FIFO、64B/66B 编码器、加扰器、FEC 和齿轮箱
FIFO、64B/66B 解码器、解扰器、模块同步、FEC 和齿轮箱
Interlaken 4.9 到 17.4 FIFO、通道绑定、帧生成器、CRC-32 生成器、加扰器、差异生成器、位滑器和齿轮箱
FIFO、CRC-32 检查器、帧同步、解扰器、差异检查器、模块同步和齿轮箱
SFI-S/SFI-5.2 11.3 FIFO、通道绑定、位滑器和齿轮箱 FIFO、位滑器和齿轮箱
IEEE 1588 1.25 到 10.3125 FIFO (固定延迟)、64B/66B 编码器、加扰器和齿轮箱
FIFO (固定延迟)、64B/66B 解码器、解扰器、模块同步和齿轮箱
SDI 高达 12.5 FIFO 和齿轮箱 FIFO、位滑器和齿轮箱
GigE 1.25 与 Standard PCS plus GigE 状态机相同 与 Standard PCS plus GigE 状态机相同
PCS Direct 高达 28.3 定制 定制
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相关链接
Intel Stratix 10 L-和 H-Tile 收发器 PHY 用户指南
1.9. PCI Express Gen1/Gen2/Gen3 硬核 IP
Intel Stratix 10 器件含有嵌入式 PCI Express 硬核 IP，专为高性能，易用性，新增功能性和设计人员的工作效率而设计。
PCI Express 硬核 IP 包括 PHY、数据链路和输出层。它还支持 x1/x2/x4/x8/x16 通道配置中的PCI Express Gen1/Gen2/Gen3 端点和根端口。PCI Express 硬核 IP 能够独立于内核逻辑(自主模式)运行。该功能使 PCI Express 链路能够在 100 ms 内完成上电和链路训练，而同时其它器件仍在配置中。硬核 IP 还提供了附加的功能，更容易支持新兴功能，例如：Single Root I/OVirtualization (SR-IOV)和可选的协议扩展。
PCI Express 硬核 IP 使用错误检查和纠正(ECC)已经改善了端到端(end-to-end)数据通路保护。此外，硬核 IP 支持 Gen1/Gen2/Gen3 速率的 PCI Express 总线上的通过协议的器件配置(CvP)。
1.10. Interlaken PCS 硬核 IP
Intel Stratix 10 器件集成了 Interlaken PCS 硬核 IP，支持每通道高达 17.4 Gbps 的数据速率。
Interlaken PCS 硬核 IP 基于为 Intel 的上一代 FPGA 而开发并经过验证的 PCS 功能，体现了与Interlaken ASSP 供应商和第三方 IP 供应商之间的互操作性。Interlaken PCS 硬核 IP 存在于Intel Stratix 10 器件中的每个收发器通道中。
1.11. 10G 以太网硬核 IP
Intel Stratix 10 器件包括 IEEE 802.3 10-Gbps 以太网(10GbE)兼容的 10GBASE-R PCS 和PMA 硬核 IP。可扩展的 10GbE 硬核 IP 支持多个独立的 10GbE 端口，而同时对所有的10GBASE-R PCS 实例使用单个 PLL，从而节省了内核逻辑资源和时钟网络。
与需要一个外部 XAUI-to-10G PHY 的 10 GbE Attachment Unit Interface (XAUI)接口相比，集成的串行收发器简化了多端口 10GbE 系统。此外，集成的收发器采用信号调理电路，这使能了与标准 10G XFP 和 SFP+可插拔光模块的直接连接。收发器还支持背板以太网应用，并且包括一个硬核 10GBASE-KR / 40GBASE-KR4 前向纠错(FEC)电路，可用于 10G 以及 40G 应用。集成的10G 以太网硬核 IP 和 10G 收发器节省了外部 PHY 的成本、电路板空间和系统电源。10G 以太网PCS 硬核 IP 和 10GBASE-KR FEC 存在于每个收发器通道中。
1.12. 外部存储器和通用 I/O
Intel Stratix 10 器件提供大量的外部存储器带宽，包括多达 10 个 72-bit 宽的 DDR4 存储器接口，运行在高达 2666 Mbps 上。
这个带宽同简化设计、降低功耗和硬化高性能存储控制器的资源效率一并提供。当使用硬核或软核存储控制器时，外部存储器接口可配置成 144 位的最大宽度。
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图 8. 硬核存储控制器
AXI/Avalon IF
Memory Controller
PHY Interface
Hard PHYHard Nios II
(Callibration/Control)
I/O Interface
ECCDQ/DQSCMD/ADDR
User Design
Core Fabric
Stratix 10 FPGA
HardMemory
Controller
每个 I/O bank 包含 48 个通用 I/O 和一个能够支持多种不同存储器类型(每种类型有不同的性能表现)的高效率硬核存储控制器。硬核存储控制器也能够被旁路，并且能够被用户逻辑中实现的软核控制器替代。每个 I/O 都有一个硬化的双倍数据速率(DDR)读/写路径(PHY)，能够执行关键的存储器接口功能，例如：
• 读/写整平(read/write leveling)
• FIFO 缓冲，缩短延迟并提高裕量
• 时序校准
• 片上匹配
基于 Intel 的 Nios® II 技术的硬核微控制器(旨在控制多个存储器接口的校准)对时序校准起了辅助作用。该校准使 Intel Stratix 10 器件能够对 Intel Stratix 10 器件自身中或者外部存储器件中的工艺、电压或温度的变化进行补偿。高级校准算法确保了在所有操作条件下的最大带宽和可靠的时序裕量。
表 10. 外部存储器接口性能
所列速度为单排(1-rank)的情况。
接口 控制器类型 性能
DDR4 硬核 2666 Mbps
DDR3 硬核 2133 Mbps
QDRII+ 软核 1,100 Mtps
QDRII+ Xtreme 软核 1,266 Mtps
继续...
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Stratix 10 GX/SX 器件概述 反馈
20
接口 控制器类型 性能
QDRIV 软核 2,133 Mtps
RLDRAM III 软核 2400 Mbps
RLDRAM II 软核 533 Mbps
除了并行存储器接口， Intel Stratix 10 器件也支持如混合存储立方体(HMC)的串行存储器技术。HMC 被 Intel Stratix 10 高速串行收发器支持，最多可连接 4 个 HMC 链路，每个链路运行在 15Gbps 的数据速率上(HMC 短距规范)。
Intel Stratix 10 器件也采用通用的 I/O，能够支持多种单端和差分 I/O 接口。支持高达 1.6 Gbps的 LVDS 速率，每对管脚即有差分驱动器也有差分输入缓冲器。这使能了每对 LVDS 的可配置方向。
1.13. 自适应逻辑模块(ALM)
Intel Stratix 10 器件使用一个与上一代 Arria 10 和 Stratix V FPGA 类似的自适应逻辑模块(ALM)，以支持逻辑功能的高效实现和器件之间轻松的 IP 转换。
下面的 ALM 结构图中有 8 个输入，1 个分段式查找表(LUT)，2 个专用嵌入式加法器和 4 个专用寄存器。
图 9. Intel Stratix 10 FPGA 和 SoC ALM 结构图
Reg
Reg
1
2
3
4
5
6
7
8
Reg
Reg
每个ALM有4个寄存器
FullAdder
FullAdder
AdaptiveLUT
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21
ALM 的主要特性和功能包括：
• 高寄存器数，每 8 输入分段式 LUT 有 4 个寄存器，与新的 HyperFlex 体系结构协同操作，使Intel Stratix 10 器件能够以极高的内核逻辑利用率最大化内核性能
• 实现选择 7 输入逻辑功能，所有 6 输入逻辑功能和 2 个独立功能，包括更小的 LUT 尺寸(例如两个独立的 4 输入 LUT)，从而优化内核逻辑利用率
Intel Quartus Prime 软件采用 ALM 逻辑结构来实现最高的性能，最佳的逻辑利用率和最少的编译次数。 Intel Quartus Prime 软件自动将旧设计映射到 Intel Stratix 10 ALM 体系结构，从而简化了设计重用。
1.14. 内核时钟
Intel Stratix 10 器件中的内核时钟使用可编程时钟树综合。
这种技术使用专用的时钟树布线和切换电路，支持 Intel Quartus Prime 软件创建您设计所需要的时钟树。时钟树综合最小化时钟树插入延迟，降低了时钟树中的动态功耗，在保持与旧的全局时钟方案和局域时钟方案向后兼容的同时实现了内核更大的时钟灵活性。
Intel Stratix 10 器件中的内核时钟网络支持时钟速率高达 1 GHz 的新的 HyperFlex 内核体系结构。它也支持高达 2666 Mbps (1/4 速率传输到内核)的硬核存储控制器。内核时钟网络受到专用时钟输入管脚、小数分频时钟综合 PLL 和整数 I/O PLL 的支持。
1.15. 小数分频综合 PLL 和 I/O PLL
Intel Stratix 10 器件含有多达 32 个小数分频综合 PLL (fPLL)，用于收发器或者在内核架构中使用。
fPLL 位于 3D SiP 收发器 H-tile，每个 tile 有 8 个，与收发器通道相邻。通过综合单个参考时钟源中的多个时钟频率，fPLL 可用于减少电路板所需的振荡器数量以及所需的时钟管脚数量。除了对收发器发送 PLL 综合参考时钟频率，fPLL 也可以直接用于发送时钟。每个 fPLL 可以独立地配置成传统整数模式、或者三阶增量总和调制的增强型小数分频模式。
除了 fPLL， Intel Stratix 10 器件包含高达 34 个整数 I/O PLL (IOPLL)，在内核架构中使用以简化外部存储器接口和高速 LVDS 接口的设计。IOPLL 位于每个 bank 的 48 个通用 I/O 中，每个I/O bank 1 个，在每个 I/O bank 中与硬核存储控制器和 LVDS SerDes 相邻。这使时序收敛更加容易，因为 IOPLL 与需要使用它们的 I/O 紧密地耦合在一起。IOPLL 可用于内核中的通用应用，例如：时钟网络延迟补偿和零延迟时钟缓冲。
1.16. 内部嵌入式存储器
Intel Stratix 10 器件包含两种类型的嵌入式存储器模块：M20K (20-Kbit)和 MLAB (640-bit)。
M20K 和 MLAB 模块大小类似于以前的 Intel 器件系列的模块大小。MLAB 模块是宽而浅的存储器的理想选择，而 M20K 模块旨在支持更大的存储器配置，并包含硬核 ECC。M20K 和 MLAB 嵌入式存储器模块都可配置成一个单端口或双端口 RAM、FIFO、ROM 或移位寄存器。这些存储器模块具有高度灵活性并支持表 11 (第 22 页)中所示的多种存储器配置。
表 11. 内部嵌入式存储器模块配置
MLAB (640 bits) M20K (20 Kbits)
64 x 10 (通过仿真支持) 2K x 10 (或 x8)
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MLAB (640 bits) M20K (20 Kbits)
32 x 20 1K x 20 (或 x16)512 x 40 (或 x32)
1.17. 精度可调 DSP 模块
Intel Stratix 10 DSP 模块基于 Intel 的上一代器件中使用的精度可调 DSP 体系结构，具有硬定点和符合 IEEE-754 的浮点性能。
DSP 模块通过配置可支持从 18x19 到 54x54 精度范围的信号处理。通过增添流水线寄存器来提高DSP 模块的最大操作频率，并降低了功耗。
图 10. DSP 模块：标准精度定点模式
Multiplier18 x 19
4418
Inpu
t Reg
ister
s
+/–
+/–
CoefficientRegisters
CoefficientRegisters
PipelineRegister
PipelineRegister
PipelineRegister
PipelineRegister
Multiplier18 x 19
+
–
SystolicRegister
SystolicRegister
Mul
tiple
xer a
nd P
ipel
ine
Regi
ster
FeedbackRegister
OutputRegister
44
64
74
18
108
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图 11. DSP 模块：高精度定点模式
64
Inpu
t Reg
ister
s
+/–
CoefficientRegisters
PipelineRegister
PipelineRegister
Multiplier27 x 27
Pipeli
ne Re
giste
r
FeedbackRegister
OutputRegister
64
64
74
108
Pre-Adder
图 12. DSP 模块：单精度浮点模式
32
Inpu
t Reg
ister
s
PipelineRegister
PipelineRegister IEEE-754
Single-PrecisionFloating-Point
Multiplier
OutputRegister
3232
96PipelineRegister
PipelineRegister
PipelineRegister
PipelineRegister
IEEE-754 Single-PrecisionFloating-Point Adder
DSP 模块在编译时间可独立地配置成双 18x19 乘法累加或者单一 27x27 乘法累加。通过使用专用的 64-bit 级联总线，多个精度可调 DSP 模块可级联在一起来高效地实现甚至更高精度的 DSP 功能。
在浮点模式中，每个 DSP 模块提供一个单精度浮点乘法器和加法器。支持浮点加法，乘法，乘加，乘法累加。
下表显示了在一个 DSP 模块中如何选择不同精度，或者通过使用多个模块来实现不同精度。
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表 12. 精度可调 DSP 模块配置
乘法器大小 DSP 模块资源 预期使用
18x19 位 1/2 精度可调 DSP 模块 中等精度定点
27x27 位 1 个精度可调 DSP 模块 高精度定点
19x36 位 1 个有外部加法器的精度可调 DSP 模块 定点 FFT
36x36 位 2 个有外部加法器的精度可调 DSP 模块 超高精度定点
54x54 位 4 个有外部加法器的精度可调 DSP 模块 双精度浮点
单精度浮点 1 个单精度浮点加法器，1 个单精度浮点乘法器 浮点
复合乘法在 DSP 运算是很普遍的。复合乘法器最常见的一种应用是 FFT 运算。该运算的特点在于只对乘法器的一侧增大精度要求。精度可调 DSP 模块支持 FFT 运算，随着精度的增大，DSP 资源成比例增加。
表 13. 基于精度可调 DSP 模块的复合乘法
复合乘数器大小 DSP 模块资源 FFT 使用
18x19 位 2 个精度可调 DSP 模块 资源优化的 FFT
27x27 位 4 个精度可调 DSP 模块 最高精度 FFT
对于有高动态范围要求的 FFT 应用，Intel FFT IP 内核提供了一个单精度浮点实现的选项，具有与高精度定点实现类似的资源使用和性能。
DSP 模块的其它特性包括：
• 硬核 18-bit 和 25-bit 预加法器
• 硬核浮点乘法器和加法器
• 64-bit 双累加器(用于独立的 I、Q 产品乘法累加)
• 18 和 27-bit FIR 滤波器的级联输出加法器链
• 18 和 27-bit 系数的嵌入式系数寄存器
• 完全独立的乘法器输出
• 对大多数模式使用 Intel Quartus Prime 软件提供的 HDL 模板的可推断性
精度可调 DSP 模块是支持高性能 DSP 应用中更高位精度增长趋势的理想选择。同时，精度可调DSP 模块能有效地支持很多现有的 18-bit DSP 应用，例如：高清晰度视频处理和远程无线电头端。通过使用精度可调 DSP 模块体系结构和硬核浮点乘法器和加法器， Intel Stratix 10 器件能够有效地支持很多不同的精度等级，最高能达到浮点实现。这一灵活性促成了系统性能的提高，功耗的降低，并减少了对系统运算设计人员的体系结构约束。
1.18. 硬核处理器系统(HPS)
Intel Stratix 10 SoC 硬核处理器系统(HPS)是 Intel 业界领先的第三代 HPS。通过采用 Intel 的14-nm 三栅极 技术性能， Intel Stratix 10 SoC 器件采用集成四核 64-bit ARM Cortex-A53，实现了高于上一代 SoC 两倍的性能。HPS 通过增添一个系统存储器管理单元也实现了全系统硬件虚拟化功能。 这些在体系结构上的改进确保了 Intel Stratix 10 SoC 将满足当前和未来嵌入式市场的要求，包括：无线和有线通信，数据中心加速以及众多军事应用。
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图 13. HPS 结构图
Quad ARM Cortex-A53-Based Hard Processor System
1 MB L2 Cache with ECC
JTAG Debugor Trace
256 KBRAM
Timers(x8)
HPS-to-FPGABRIDGE
FPGA-to-HPSBRIDGE
SD/SDIO/MMCUSB OTG
(x2)
DMA(8 Channel)UART (x2)
HPS IOI2C (x5)
NANDFlash1, 2
EMAC (x3)
SPI (x4)
SDRAMScheduler 3
HPS-to-SDMSDM-to-HPS
注释：1. 集成的直接存储器访问(DMA)2. 集成的纠错代码(ECC)3. 与硬核存储器控制器连接的多端口前端接口
System MMU Cache Coherency Unit
ARM Cortex -A53
NEON FPU
32 KB I-Cachewith Parity
32 KB D-Cachewith ECC
ARM Cortex -A53
NEON FPU
32 KB I-Cachewith Parity
32 KB D -Cachewith ECC
ARM Cortex -A53
NEON FPU
32 KB I-Cachewith Parity
32 KB D-Cachewith ECC
ARM Cortex -A53
NEON FPU
32 KB I-Cachewith Parity
32 KB D-Cachewith ECC
SDM Hard MemoryController
FPGA Fabric
Lightweight HPS-to-FPGA BRIDGE
2
1, 2
1, 2
2
1, 2
Lorem ipsum
1.18.1. Intel Stratix 10 HPS 的主要特性
表 14. Intel Stratix 10 GX/SX HPS 的主要特性
特性 说明
Quad-core ARM Cortex-A53MPCore 处理器单元
• 2.3 MIPS/MHz 指令效率
• 高达 1.5 GHz 的 CPU 频率
• 1.5 GHz 上总共 13,800 MIPS 的性能
• ARMv8-A 体系结构
• 运行 64-bit 和 32-bit ARM 指令
• 16-bit 和 32-bit Thumb 指令，使存储器占用空间减少 30%
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特性 说明
• 基于 8-bit Java 字节代码的 Jazelle® RCT 执行体系结构
• 超标量，可变长度，带动态分支预测的无序流水线(out-of-order pipeline)• 经过改进的 ARM NEON™媒体处理引擎
• 单精度和双精度浮点单元
• CoreSight™调试和追踪技术
系统存储器管理单元 • 使能一个统一的存储器模型，并将硬件虚拟化扩展到在 FPGA 架构中实现的外设中
高速缓存一致性单元 • 在高速缓存中存储的共享数据的变更会在整个系统中传播，对协处理器单元提供双向一致性。
高速缓存 • L1 Cache— 32 KB 的指令高速缓存 w/奇偶校验
— 32 KB 的 L1 数据高速缓存 w /ECC— 奇偶校验
• L2 Cache— 1MB 共享
— 8 路集合关联(8-way set associative)— SEU 保护，包括 TAG RAM 上的奇偶校验和数据 RAM 上的 ECC— 高速缓存锁定支持
片上存储器 • 256 KB 的可擦除片上 RAM (256 KB of scratch on-chip RAM)
HPS 的外部 SDRAM 和闪存接口 • 支持 DDR4、DDR3、LPDDR3 的硬核存储器控制器
— 40-bit (32-bit + 8-bit ECC)，带选择封装，支持 72-bit (64-bit + 8-bit ECC)— 支持高达 2666 Mbps DDR4 和 2166 Mbps DDR3 频率
— 纠错代码(ECC)支持，包括：计算，纠错，写回校正和错误计数器
— 单独 SDRAM 突发的软件可配置的优先级计划
— 对所有 JEDEC 指定的时序参数的完全可编程的时序参数的支持
— 连接硬核存储控制器的多端口前端(MPFE)规划器接口，支持 AXI® Quality of Service (QoS)，用于连接 FPGA 架构的接口
• NAND 闪存控制器
— ONFI 1.0— 基于 DMA 的集成描述符
— 可编程硬件 ECC 支持
— 支持 8-bit 和 16-bit 闪存器件
• 安全数字 SD/SDIO/MMC 控制器
— eMMC 4.5— 基于集成描述符的 DMA— 受支持的 CE-ATA 数字命令
— 50 MHz 操作频率
• 直接存储器访问(DMA)控制器
— 8-channel— 支持高达 32 个外设握手(handshake)接口
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特性 说明
通信接口控制器 • 三个集成 DMA 的 10/100/1000 Ethernet 介质访问控制(MAC)— 支持 RGMII 和 RMII 外部 PHY 接口
— 通过 FPGA 逻辑支持其他 PHY 接口的选项
• GMII• MII• RMII (需要 MII 到 RMII 适配器)• RGMII (需要 GMII 到 RGMII 适配器)• SGMII (需要 GMII 到 SGMII 适配器)
— 支持对精度联网时钟同步使用 IEEE 1588-2002 和 IEEE 1588-2008 标准
— 支持对接收帧的 IEEE 802.1Q VLAN 标记检测
— 支持 Ethernet AVB 标准
• 两个带 DMA 的 USB On-the-Go (OTG)控制器
— 两用器件(器件和主机功能)• 高速(480 Mbps)• 全速(12 Mbps)• 低速(1.5 Mbps)• 支持 USB 1.1 (全速和低速)
— 基于集成描述符的分散聚集 DMA— 支持外部 ULPI PHY— 高达 16 个双向端点，包括控制端点
— 高达 16 个主机通道
— 支持通用根集线器
— 可配置为 OTG 1.3 和 OTG 2.0 模式
• 五个 I2C 控制器(其中三个被 EMAC 用于到外部 PHY 的 MIO)— 支持 100Kbps 以及 400Kbps 模式
— 支持 7-bit 以及 10-bit 寻址模式
— 支持 Master 和 Slave 操作模式
• 两个 UART 16550 兼容
— 高达 115.2Kbaud 的可编程波特率
• 四个串行外设接口(SPI) (2 Master, 2 Slaves)— 全双工和半双工
定时器和 I/O • 定时器
— 4 个通用定时器
— 4 个看门狗定时器
• 48 个 HPS direct I/O 支持 HPS 外设直接连接到 I/O• 高达三个 IO48 bank 分配给 HPS，用于 HPS DDR 访问
与逻辑内核的互连 • FPGA-to-HPS 桥接
— 支持 FPGA 架构中的 IP bus masters 访问 HPS bus slaves— 可配置的 32-bit，64-bit 或 128-bit AMBA AXI 接口
• HPS-to-FPGA 桥接
— 支持 HPS bus masters 访问 FPGA 架构中的 bus slaves— 可配置的 32-bit，64-bit 或 128-bit AMBA AXI 接口支持到 FPGA 架构的高带宽 HPS master
传输
• HPS-to-SDM 和 SDM-to-HPS 桥接
— 支持 HPS 到达 SDM 模块，并支持 SDM 引导 HPS• 轻量级 HPS-to-FPGA 桥接
— 轻量级 32-bit AXI 接口适用于从 HPS 到 FPGA 架构中软核外设的低延迟寄存器访问
• FPGA-to-HPS SDRAM 桥接
— 高达三个 AMBA AXI 接口，支持 32-bit，64-bit 或者 128-bit 数据通路
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1.19. 电源管理
Intel Stratix 10 器件采用先进的 Intel 14-nm 三栅极工艺技术，全新的 HyperFlex 内核体系结构，实现了超折叠(Hyper-Folding)，电源门控(power gating)和几种可选的降耗技术，与上一代高性能 Stratix V 器件相比，功耗最多可降低 70%。
Intel Stratix 10 标准功耗器件(-V)是 SmartVID 器件。每个 SmartVID 器件的核心电压电源(VCC 和 VCCP)必须由专用于此 Intel Stratix 10 器件的 PMBus 稳压器驱动。对每个 SmartVID(-V)器件必须使用 PMBus 稳压器，这不是可选的。在 SmartVID 器件制造过程中，在每个SmartVID 器件中都编进一个代码，从而使 PMBus 稳压器能够在最佳核心电压下操作，以满足器件性能规范。
通过使用新 HyperFlex 内核体系结构，设计运行速度能达到上一代 FPGA 的 2 倍。有了 2 倍的性能和相同的所需吞吐量，设计人员就能够对数据通路宽度进行减半以节省电能。这种优化称为超折叠(Hyper-Folding)。此外，电源门控(power gating)通过下电 FPGA 中未使用的资源来降低它们的静态功耗。 Intel Quartus Prime 软件在配置期间自动对诸如 DSP 和 M20K 门控的特定的未使用资源进行断电。
Intel Stratix 10 器件中可选的降耗技术包括：
• 可用的低静态功率器件— Intel Stratix 10 器件具有固定的核心电压，可提供比 SmartVID 标准功耗器件更低的静态功耗，同时保持器件性能不变
此外， Intel Stratix 10 器件具有 Intel 的业界领先的低功耗收发器，并包括一些硬核 IP 模块，不仅降低了逻辑资源，与软核实现相比，也实现了显著节能。一般来说，硬核 IP 模块的功耗要比等同的软核逻辑实现少 50％。
1.20. 器件配置和安全器件管理器(SDM)
所有的 Intel Stratix 10 器件都包含安全器件管理器(SDM)，它是一种专用的三重冗余处理器，用作所有 JTAG 和配置命令进入器件的入口点。SDM 也引导 SoC 器件中的 HPS，确保 HPS 能够使用FPGA 器件具有的相同安全特性进行引导。
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图 14. SDM 结构图
安全器件管理器(SDM)
Dedicated Config I/O
FPGASector
LSM
FPGASector
LSM
FPGASector
LSM
FPGASector
LSM
Dual Purpose I/O ConfigurationNetwork
可定制的安全引导进程私人，公共和基于PUF的关键支持
安全特性
接口总线，用于将配置数据 从SDM传输到整个FPGA
扇区可被选择性地配置和清除敏感参数
并行配置的扇区 以缩短配置时间
LSM：本地扇区管理器PUF：物理反复制技术
配置期间， Intel Stratix 10 器件被分成逻辑扇区，每个逻辑扇区由本地扇区管理器(LSM)进行管理。SDM 将配置数据传递到片上配置网络中的每个 LSM。这使扇区能够被独立地配置，一次一个，而不是一次多个。这种方法实现了简化的扇区配置和重配置，以及因固有并行性而缩短了总配置时间。基于相同扇区的方法被用于响应单粒子翻转和安全攻击。
虽然扇区对器件配置和器件重配置提供了一个逻辑分离，但它们也覆盖了 FPGA 逻辑和布线的正常行和列。这意味着对 Intel Quartus Prime 软件布局布线没有影响，对扇区边界范围上的逻辑信号的时序也没有影响。
SDM 使能了可靠，安全和充分认证的器件配置，它也支持配置方案的定制，以增强器件的安全性。对于配置和重配置，这种方法具备多种优点：
• 专用安全配置管理器
• 缩短的器件配置时间，因为可同时配置多个扇区
• 可更新的配置进程
• 独立于所有其它扇区的一个或多个扇区的重配置
• 单独扇区或整个器件的归零
SDM 还提供了诸如寄存器回读和回写的额外功能，以支持 ASIC 原型设计和其它应用。
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1.21. 器件安全
基于上一代器件强健的安全特性， Intel Stratix 10 FPGA 和 SoC 包括了许多新增的和创新的安全增强功能。这些功能也由 SDM、紧密耦合器件配置和具有加密、认证、密钥存储和防篡改服务的重配置进行管理。
SDM 提供的安全服务包括：
• 比特流加密
• 多因素认证
• 硬加密和认证加速；AES-256、SHA-256/384、ECDSA-256/384
• 易失性和非易失性密钥存储和管理
• HPS 的引导代码认证
• 物理反复制技术(PUF)服务
• 可更新的配置进程
• 安全器件维护和升级功能
• 旁侧攻击保护
• 对传感器输入和安全攻击的脚本响应，包括选择性扇区归零
• 回读、JTAG 和测试模式禁用
• 对单粒子翻转(SEU)的增强响应
SDM 和相关安全服务对您的 Intel Stratix 10 设计提供一个强大的、多层次的安全解决方案。
1.22. 使用 PCI Express 的通过协议配置
使用 PCI Express 的通过协议配置支持在 PCI Express 总线上配置 FPGA，从而简化电路板布局并提高系统集成度。在配置 FPGA 前，利用运行在自主模式下的嵌入式 PCI Express 硬核 IP，该技术可以使 PCI Express 总线在 PCI Express 规范所允许的 100 ms 时间内上电并处于活动状态。Intel Stratix 10 器件也支持 PCI Express 总线上的部分重配置，通过在重配置器件期间保持 PCIExpress 链路处于活动状态来降低系统停机时间。
1.23. 部分和动态重配置
部分重配置支持对部分 FPGA 进行重配置，而其它部分仍然能够继续运行。当系统的正常运行时间至关重要时，该功能是必需的，因为它能够在不中断服务的情况下进行更新和调整功能性。
除了降低功耗和成本，由于不再需要将不同时操作的功能布局在 FPGA 中，因此部分重配置也增加了有效逻辑密度。取而代之的是，这些功能可以存储在外部存储器中，并根据需要加载。通过允许单一 FPGA 上有多个应用而降低了所需 FPGA 的大小，从而节省了电路板空间并降低了功耗。部分重配置建立在 Intel Quartus Prime 设计软件中已验证增量式编译设计流程中的顶层。
Intel Stratix 10 器件的动态重配置支持在通道至通道的基础上动态地更改收发器数据速率、协议和模拟设置，并且能够保持相邻收发器通道上的数据传输。动态重配置非常适用于那些要求即时多协议支持或者多速率支持的应用。收发器中的 PMA 和 PCS 模块都能够使用这种技术进行重配置。收发器的动态重配置可与 FPGA 的部分重配置一起使用，以同时使能内核和收发器的部分重配置。
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1.24. 快进编译(Fast Forward Compile)
Intel Quartus Prime 软件中这一创新的 Fast Forward Compile 功能能够发现您设计中的性能瓶颈，并提供详细逐步的性能提高建议。Compiler 报告通过采用这些建议评估可以实现的最大操作频率。作为新的 Hyper-Aware 设计流程的一部分，Fast Forward Compile 使您能够最大限度地提高 Intel Stratix 10 设计的性能，并实现快速时序收敛。
以前，这类优化需要进行多个耗时的设计迭代，包括重新运行完整的设计编译来确定变更的效果。Fast Forward Compile 使您能够更好地专注于您的开发方向，以及如何提高设计性能和吞吐量。这种技术大大减少了在性能探索方面的猜测，从而减少了设计迭代，其 Intel Stratix 10 设计的内核性能也提升了 2 倍。
1.25. 单粒子翻转(SEU)检错和纠错
Intel Stratix 10 FPGA 和 SoC 提供强大的 SEU 错误检测和纠正电路。该检测和纠正电路包括对Configuration RAM (CRAM)编程位和用户存储器的保护。CRAM 受一个连续运行的奇偶校验检查电路保护，该电路集成了 ECC，自动纠正 1 位或 2 位错误并检查高阶多位错误。
CRAM 阵列的物理布局经过优化使大多数多比特翻转(multi-bit upsets)显示为独立的单比特或双比特错误，集成的 CRAM ECC 电路对这些独立的单比特或双比特错误进行自动纠正。除了 CRAM保护，用户存储器还包括集成的 ECC 电路，并对错误检测和纠正进行了布局优化。
SEU 错误检测和纠正硬件受到软核 IP 以及 Intel Quartus Prime 软件的支持，以提供一个完整的SEU 缓解解决方案。完整解决方案的组件包括：
• 对 CRAM 和用户 M20K 存储器模块的硬核错误检测和纠正
• 存储器单元的物理布局经过优化使 SEU 的可能性降到最低
• 敏感度处理软核 IP，报告 CRAM 翻转影响使用过的位还是未使用的位
• Intel Quartus Prime 软件支持的故障注入软核 IP，更改 CRAM 位的状态以用于测试目的
• Intel Quartus Prime 软件中的层次结构标记
• 三模冗余(TMR)，用于安全器件管理器和关键的片上状态机
除了以上列出的 SEU 缓解功能，用于 Intel Stratix 10 器件的 Intel 14-nm 三栅极工艺技术是基于 FinFET 晶体管的，与传统的平面型晶体管相比，FinFET 晶体管具有更低的 SEU 易感性。
1.26. Intel Stratix 10 GX/SX 器件概述的文档修订历史
文档版本 修订内容
2018.08.08 进行了如下变更：
• 更改了"外部存储器接口性能"表中的 QDRII+和 QDRII+ Xtreme 的规范，并增添了 QDRIV 的规范。
• 更新了" Intel Stratix 10 器件的订购码样本和可用选项"图中的功耗选项的说明。
• 更改了" Intel Stratix 10 FPGA 和 SoC 通用器件特性"表中的技术和电源管理特性的描述。
• 更改了"功耗管理"部分中的 SmartVID 的描述。
• 更改了"DSP 模块：高精度固点模式"图中的系数寄存器模块的方向箭头。
2017.10.30 进行了如下变更：
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文档版本 修订内容
• 移除了嵌入式 eSRAM 特性。
• 从"Stratix 10 器件的订购码样例和可用选项"图中删除了 Low Power (VID)和军用操作温度选项和封装代码 53。
• 更改了" Intel Stratix 10 器件相比 Stratix V 器件的关键特性"表中 L-Tile 器件的最大收发器数据速率 (chip-to-chip)规范。
2016.10.31 进行了如下变更：
• 在全球范围内将可用收发器数量更改为 96。
• 在全球范围内将单精度浮点性能更改为 10 TeraFLOPS。
• 在全球范围内将最大数据速率更改为 28.3 Gbps。
• 对"Stratix 10 GX/SX 器件概述"部分中列出的一些特性作了更改。
• 对"Stratix 10 器件系列"部分中的 GX 和 SX 的描述作了更改。
• 更改了"Stratix 10 器件的订购码样例和可用选项"图。
• 更改了"同 Stratix V 器件相比 Stratix 10 器件的主要特性"表中列出的特性。
• 更改了"Stratix 10 FPGA 和 SoC 通用器件特性"表中的以下部分的描述：
— 收发器硬核 IP— 内部存储器模块
— 内核时钟网络
— 封装
• 对"Stratix 10 FPGA 和 SoC 系列规划"部分中的所有表格进行了重新组织和更新。
• 删除了"Arria 10 FPGA 与 Stratix 10 FPGA 间的移植"部分。
• 删除了"收发器 PCS 特性"表中的脚注。
• 更改了"外部存储器和通用 I/O"部分中的 HMC 描述。
• 更改了"小数综合 PLL 和 I/O PLL"部分中的 fPLL 的数量。
• 阐明了 "Stratix 10 HPS 的主要特性"表中的 HMC 数据宽度支持。
• 更改了"内部嵌入式存储器"部分中的描述。
• 更改了"收发器 PCS 特性"表中 Standard PCS 和 SDI PCS 特性的数据速率。
• 对"PCI Express Gen1/Gen2/Gen3 Hard IP"部分增添了一个注释。
• 更新了"Stratix 10 HPS 的主要特性"表。
• 对"Stratix 10 HPS 的主要特性"表中高速缓存一致性单元的描述进行了修改。
• 对"Stratix 10 HPS 的主要特性"表中 HPS 的外部 SDRAM 和闪存接口的描述作了修改。
2015.12.04 首次发布。
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