Regfile for DE1

8/20/2019 Regfile for DE1

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Lab #5 Design of a Register File and Datapath

Objectives:

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2/16

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3/16

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Step Decoder

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Step 2 Quad 4: MUX

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4/16

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5/16

Step 3 Registers

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&(0 1&H+ & )713$- /$, #*+ ,+%')#+,8

Step 4 Register File


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Data In -'(+)> &(0 ,+&0 6)'(% =a


7/16

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9/16

s 2 s 1 s 0 F0 0 0 0 0 0 0 clear0 0 1 B - A subtract

0 1 0 A - B subtract

0 1 1 A + B add1 0 0 A XOR B exclusive OR1 0 1 A OR B logical OR1 1 0 A AND B logical AND1 1 1 1 1 1 1 preset

Step 7 Modify the Register File

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]$15'-+ #*') 0+)'%( &(0 .,++ & )713$- /$, #*') ,+%')#+, /'-+8


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Step 8 Datapath with ALU

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Step 6

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12/16

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If you want to experiment further, try changing the ALU functions. For example, replace the "preset"function with an "increment" (A+1) operation. Add status bits for Zero (Z) and Sign (S) as outputs

from the ALU. Changes can be done very quickly in our modular design !


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The VHDL source code for Quad 4:1 MUX

LIBRARY ieee ;

USE ieee.std_logic_1164.all ;

ENTITY quad4to1mux IS

PORT ( a, b, c, d : IN STD_LOGIC_VECTOR(3 DOWNTO 0) ;

s : IN STD_LOGIC_VECTOR(1 DOWNTO 0) ;

f : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) );

END quad4to1mux ;

ARCHITECTURE Behavior OF quad4to1mux IS

BEGIN

WITH s SELECT

f


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The VHDL source code for Quad 2:1 MUX

LIBRARY ieee ;

USE ieee.std_logic_1164.all ;

ENTITY quad2to1mux IS

PORT ( a, b : IN STD_LOGIC_VECTOR(3 DOWNTO 0) ;s : IN STD_LOGIC ;

f : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) );

END quad2to1mux ;

ARCHITECTURE Behavior OF quad2to1mux IS

BEGIN

f

F

F

F

F

F

F

F

F

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