1

Laborator 3

Editarea si simularea schemelor logice Pentru editarea si simularea schemelor logice combinationale si secventiale se va utiliza pachetul de programe OrCAD. Etape: 1) Se lanseaza CAPTURE CIS. a) Lansare proiect nou: File � New � Project. In fereastra de proiect nou: -tip proiect: Analog or Mixed Signal Circuit Wizard; -Location: se specifica calea pentru fisiere; -Name: nume proiect; -Libraries: se adauga bibliotecile 74ls.olb si sourcstm.olb. b) Editare schema: -plasare componente: Place � Part; -plasare porturi de intrare/iesire: Place � OffPageConnector -Offpageleft –L/Capsym (intrari) -Offpageleft –R/Capsym (iesiri) => editare nume, iar inainte de plasare, click dreapta si Mirror Horizontally. -plasare fire de interconectare: Place � Wire (atentie la plasarea corecta a firelor, exact din pin in pin!). -plasare surse de semnal (pentru semnalele/porturile de intrare in schema): Place � Part : DigStim1 din biblioteca sourcstm.olb, pentru fiecare, dupa plasare, click dreapta si Edit Properties: in campul Implementation se introduce nume (coincide cu numele semnalului/portului de intrare), apoi Apply. -plasare sonde de test pentru semnalele de vizualizat (nu sunt absolut necesare): PSpice � Markers � Voltage Level. c) Salvare: File � Save. d) Inchidere fisier: File � Close. e) Cu fisierul schema selectat, se executa utilitarele: Tools � Annotate; Tools � Design Rules Check; Tools � Create Netlist. 2) Editarea stimulilor (configuratiei semnalelor de intrare in vederea testarii): se lanseaza programul Pspice Stimulus Editor. a) Fisier nou: File � New b) Pentru fiecare semnal de intrare: Stimulus � New si: -nume semnal; -tip semnal: Digital Clock/Signal -daca Clock (semnal periodic): se specifica perioada/frecventa (atentie la unitatile de masura); -daca Signal, Edit � Add (sau butonul "creion"), in mod interactiv, se specifica tranzitiile 0�1 si 1�0. c) Salvare: File � Save as (se introduce nume fisier). 3) Simulare. a) Din Capture CIS: Pspice � New Simulation Profile:

2

-Name: se introduce nume simulare; -Inherit from: none => Create In ferestrele Simulation Settings: -Analysis: Run to time (se specifica timpul de simulare, exemplu 10000 ns); -Stimulus: se selecteaza fisierul de stimuli cu Browse, apoi Add to Design, OK. b) Lansarea simularii: Pspice � Run, iar in fereastra simulatorului Trace � Add Trace si se selecteaza semnalele de vizualizat, urmarindu-se apoi functionarea schemei. Se vor testa doua scheme logice: o schema logica combinationala multiplexor 2:1 cu porti logice NAND si un numarator modulo 16 cu bistabili JK. Schema logica combinationala multiplexor 2:1 cu porti logice NAND:

Iesirea y este data de ecuatia de comutatie (rezultata din tabela de adevar a circuitului):

sxsxy ⋅+⋅=10

Pentru simulare se poate utiliza setul de semnale de intrare: -x0 semnal periodic cu T=100 ns; -x1 semnal periodic cu T=200 ns; -s (selectia la multiplexor) semal periodic cu T=1µs.

3

La simulare se obtine in acest caz urmatorul rezultat:

Din frecventa semnalului de la iesirea y se recunoaste selectarea semnalului x0 sau x1, in functie de s=0, respectiv s=1.

4

Numarator modulo 16 cu bistabili de tip JK. Schema numaratorului:

Pentru testare se poate utiliza setul de semnale de intrare:

La simulare se va obtine urmatorul rezultat:

5

Dupa resetarea numaratorului cu semnalul clr, se observa la iesirile q3-q0, dupa fiecare front negativ al ceasului clock, valorile succesive 0, 1, 2, ... , 15, 0, 1, ... , deci numaratorul isi incrementeaza valoarea la fiecare impuls. Tema. 1) Sa se implementeze si sa se testeze multiplexorul 2:1 realizat cu porti NAND. 2) Sa se implementeze si sa se testeze numaratorul modulo 16 realizat cu bistabili JK. 3) Sa se implementeze si sa se testeze un multiplexor 4:1 realizat cu porti NAND (74ls10, 74ls20). 4) Sa se implementeze si sa se testeze un registru de deplasare cu bistabili D (74ls74).