Digitalna Elektronika Praktikuum

8/10/2019 Digitalna Elektronika Praktikuum

1/157

UNIVERZITET U NIUELEKTRONSKI FAKULTET

Dr Milun S. JevtiBojan B. Jovanovi

DIGITALNA ELEKTRONIKAPRAKTIKUM ZA LABORATORIJSKE VEBE

Edicija: Pomoni udbenici

Ni, 2008.


2/157

Dr Milun S. JevtiBojan B. JovanoviDIGITALNA ELEKTRONIKA PRAKTIKUM ZA LABORATORIJSKE VEBE

Izdava: Elektronski fakultet u Niu,P. fah 73, 18000 Nihttp://www.elfak.ni.ac.yu

Glavni i odgovorni urednik: Prof. Zoran M. Peri

Recezenti:Dr Milunka Damnjanovi, redovni profesor Elektronskog fakulteta u NiuDr Miodrag Popovi, redovni profesor Elektrotehnikog fakulteta u Beogradu

ISBN 978-86-85195-68-6

CIP Katalogizacija u piblikacijiNarodna biblioteka Srbije, Beograd

Jevti, Milun S.Jovanovi, Bojan B.DIGITALNA ELEKTRONIKA PRAKTIKUM ZA LABORATORIJSKE VEBE / Milun S.Jevti, Bojan B. Jovanovi, Ni: Elektronski fakultet, 2008.

Na vrhu nasl. str.: Univerzitet u Niu. Tira 300.

ISBN 978-86-85195-68-6

a) Digitalna elektronika b) Digitalna kola

Pretampavanje ili umnoavanje ove knjige nije dozvoljeno bez pismenog odobrenja izdavaa.

Tira: 300 primeraka

tampa:


3/157

i

SADRAJ

StranaPREDGOVOR.............................................................................................. ii

1. OSNOVE KORIENJA QUARTUS II SOFTVERAVeba .............................................................................................................

1

2. MULTIPLEKSERI I DEKODERITeorijski uvod ................................................................................................Veba .............................................................................................................

3339

3. KONVERTOR KODA I POTPUNI SABIRATeorijski uvod ................................................................................................Veba .............................................................................................................

4751

4. LEKOLA, FLIP-FLOPOVI I REGISTRI

Teorijski uvod ................................................................................................Veba .............................................................................................................

61715. BROJAKI REGISTRI


7985

6. SABIRAI, ODUZIMAI I MNOAITeorijski uvod ................................................................................................Veba .............................................................................................................

93

1017. MEMORIJSKI BLOKOVI


109115

DODACIA. QUARTUS II U KRATKIM CRTAMA..................................................... 121B. DE1 CONTROL PANEL............................................................................. 127

C. DE1 RAZVOJNA PLOA .......................................................................... 141

LITERATURA.............................................................................................. 149REZIME........................................................................................................ 151


4/157


5/157

iii

PREDGOVOR

Ovaj praktikum je namenjen studentima druge godine Elektronskogfakulteta u Niu koji pohaaju nastavu iz predmeta Digitalna elektronika.Sadraj praktikuma je podeljen na logike celine koje su u saglasnosti sa

sadrajem pomenutog predmeta.Praktikum se sastoji od sedam vebi koje se izvode na radnim mestima u

Laboratoriji za digitalnu elektroniku. Tekst praktikuma je koncipiran tako dastudenti jednostavnije obave vebe. Svaka veba se sastoji od teorijskog uvoda idetaljnog uputstva za izradu praktinog dela vebe. Teorijski uvod je dovoljan

za upoznavanje, razumevanje i uspeno izvoenje svake vebe. Sve vebe seizvode na Alterinoj DE1 razvojnoj ploi.

Prof. dr Milun Jevti


6/157


7/157

Veba I: OSNOVE KORIENJA QUARTUS II SOFTVERA 1

Veba broj 1

OSNOVE KORIENJA QUARTUS II SOFTVERA

1.1 Cilj vebe

Sagledati osnovnu namenu Quartus II softverskog paketa kao i DE1 razvojneploe. Upoznati se sa pojednostavljenim postupkom realizacije projekta. Odkreiranja elektrine eme do automatizovane realizacije na FPGA integrisanomkolu (programiranja FPGA integrisanog kola).

1.2 Teorijska postavka vebeOva veba predstavlja uvod u Quartus II CAD (Computer Aided Design -

projektovanje pomou raunara) softverski paket. Ona daje opti pregledtipinog CAD procesa za projektovanje elektronskih sistema realizovanihkorienjem FPGA (Field Programmable Gate Array) komponenata, i pokazujekako se taj proces realizuje uz pomo Quartus II softverskog sistema [1]. Uvebi se koristi editor elektrinih ema (ematik editor) u kome korisnik kreiraelektrinu emu sistema koji se projektuje, korienjem grafikih simbolaelektronskih komponenata i linija za ostvarivanje elektrinih veza. Alternativaovom pristupu je korienje jezika za opis elektronskog sistema kao to suVerilog ili VHDL, pri emu se kd kojim se opisuje sistem unosi korienjem

tekst editora.Quartus II kao i svaki CAD softverski paket ima za cilj da olaka i obezbedi

siguran postupak realizacije projektovanog elektronskog sistema. TipianFPGA CAD postupak realizacije projekta elektronskog kola ili sistema saimplementacijom na programabilnom digitalnom integrisanom kolu (na primerFPGA integrisanom kolu) prikazan je na slici 1.1.

CAD tok implementacije sastoji se iz sledeih koraka:

Kreiranje elektrine eme Projektuje se eljeno kolo (sistem)kreiranjem elektrine eme pomou editora elektrinih ema, ili opisom

pomou jezika za opis hardvera (npr. Verilog ili VHDL).

Sinteza Na osnovu kreirane elektrine eme ili opisa kola (sistema)sintetizuje se projektovano kolo na bazi logikih elemenata (LE) koji susastavni deo FPGA ipa. Kreira se "net list" lista elemenata sanjihovim meusobnim vezama.


8/157

DIGITALNA ELEKTRONIKA Praktikum za laboratorijske vebe2

Slika 1.1 Tipian CAD tok implementacije projekta na FPGA

Funkcionalna simulacija Nakon sinteze vri se provera funkcionalneispravnosti projektovanog kola (sistema) bez njegove stvarnerealizacije. Ovo se radi simulacijom rada projektovanog kola pri emuova simulacija ne uzima u obzir nikakva vremenska ogranienja izahteve (kanjenja signala kroz logike elemente, veze, ...).

Rasporeivanje komponenata (fitting) CAD alat za rasporeivanje(fitter) odreuje raspored logikih elemenata (LE) definisanih u listiveza (net list) na logike elemente koji postoje u FPGA ipu. Ovaj alat

takoe odreuje (trasira) i veze u samom FPGA ipu kojima e logikielementi biti povezani.

Vremenska analiza i simulacija U ovom koraku se analizirajupropagaciona kanjenja (kanjenja signala usled prostiranja po vezama)du razliitih veza izmeu logikih elemenata koji su u prethodnom

Kreiranje elektrine eme

Sinteza

Funkcionalna simulacija

Ispravan projekat?

Rasporeivanje komponenata

Vremenska analiza i simulacija

Da

Da

Konfigurisanje programiranjem FPGA

Ne

Ne Ispunjena vremenskao ranien a?


9/157


koraku rasporeeni na FPGA integrisanom kolu. Utvruje se da lisistem obavlja korektno oekivanu funkciju i pored prisutnih

propagacionih kanjenja. Konfigurisanje programiranjem FPGA Projektovano eljeno kolo

(sistem) se fiziki implementira FPGA integrisanim kolom,programiranjem konfiguracionih prekidaa koji su deo samog FPGAipa. Time se konfiguriu logiki elementi u FPGA integrisanom kolu iuspostavljaju eljene veze izmeu njih.

Osnovno korienje Quartus II softvera predstavljeno je u ovoj vebi.eljeno kolo (sistem) se najpre opisuje (kreira elektrina ema) u editoruelektrinih ema Quartus II softvera, a zatim i implementira na programabilnomdigitalnom integrisanom kolu - FPGA komponenti. Kroz ovu vebu korisnik eupoznati sledee:

Kreiranje projekta. Projektovanje kola (sistema) u ematik editoru.

Sintezu kola (sistema) predhodno opisanog u ematik editoru.

Rasporeivanje (fitting) na Alterinom FPGA ipu [2] elemenata kola(sistema) dobijenog sintezom.

Kako svakom ulaznom i izlaznom signalu projektovanog kola (sistema)pridruiti odreeni pin FPGA integrisanog kola.

Simulaciju projektovanog sistema.

Konfigurisanje programiranjem FPGA integrisanog kola.

1.3 Poetak rada sa Quartus II softverskim paketom

1.3.1 Startovanje programa

Svako digitalno kolo (sistem) koje se projektuje, u Quartus II softverupredstavlja jedan projekat. Sve podatke i informacije o projektu na kome setrenutno radi Quartus II smeta u odreeni direktorijum. Zato na poetakuopisivanja novog digitalnog kola prvi korak je kreiranje direktorijuma u komee se uvati podaci o projektu. Primer koji e u ovoj vebi biti obraen je

jednostavno kolo za upravljanje stanjem sijalice.

Startovati Quartus II softver. Na monitoru se pojavljuje prozor prikazan naslici 1.2. Veina Quartus II komandi moe se izvriti iz padajuih menija koji senalaze u liniji na vrhu prozora. Na primer, pozicioniranjem kursora na File i

pritiskom na levi taster mia aktivira se padajui meni prikazan na slici 1.3.Levim klikom mia na poziciji Exit izlazi se iz Quartus II softvera. Za nekekomande je potrebno ulaziti u dva ili vie hijerarhijski ureena menija za redom(Meni1>Meni2>Komanda). U tom sluaju treba prvo levim tasterom mia


10/157


aktivirati Meni1, a onda unutar tog menija izabrati i aktivirati Meni2, a zatimizabrati i aktivirati eljenu komandu. Mnoge komande se mogu i direktno

aktivirati levim klikom mia na odgovarajuoj ikoni prikazanoj u nekoj od linijasa alatnim ikonicama (toolbar-u). Samim pozicioniranjem kursora na odreenuikonu u liniji sa alatima prikazuje se kratak opis komande koja se izvravanjenim izborom.

Slika 1.2 Glavni prozor Quartus II softvera

Slika 1.3 Prikaz aktiviranog padajueg Filemenija


11/157


1.3.2 Kreiranje novog projekta

Za poetak rada na novom projektu neophodno je najpre kreirati u Quartus IIsoftveru novi projekat. Kreiranje projekta obavlja se na sledei nain:

1. Kreiranje novog projekta mogue je uraditi na dva naina. Prvi nain jeaktiviranjem (pozicioniranjem kursora i levim klikom mia) Create aNew Project (New Project Wizard) prikazanom na slici 1.2. Ovajnain se koristi u sluaju da se novi projekat kreira odmah nakonstartovanja programa. Drugi nain je ako se novi projekat kreira u tokurada sa nekim vepostojeim projektom. Tada je neophodno aktiviratiFile>New Project Wizard iz padajueg File menija. Oba nainadovode do otvaranja uvodnog prozora prikazanog na slici 1.4 kojiukazuje na korake potrebne za kreiranje novog projekta. Izborom opcijeDon't show me this introduction again(ekiranjem polja ispred ovog

teksta) obezbeuje se da se ovaj uvodni prozor ne pojavljuje prilikomkreiranja sledeih projekata. Aktiviranjem Next prelazi se na prozor

prikazan na slici 1.5.

Slika 1.4 Uvodne instrukcije za kreiranje novog projekta


12/157


Slika 1.5 Kreirajne novog projekta

2. Zadati putanju i ime radnom direktorijumu introtutorial, kako se vidi ina slici 1.5.Za ime radnog direktorijuma mogue je izabrati i bilo kojedrugo, proizvoljno ime. U sledeim poljima upisuje se naziv projekta imaziv entiteta sa najviim nivoom (top-level entity) koji su obino isti.Projekat i entitet sa najviim nivoom nazvati light, kao to je prikazanona slici 1.5, a zatim aktivirati komandu Next. Budui da direktorijumintrotutorial jo uvek nije kreiran, Quartus II softver generie namonitoru prikazuje poruku o tome (slika 1.6), pitajui nas da li elimo

da ga kreiramo. Aktiviranjem Yesdirektorijum se kreira i prelazi se naprozor prikazan na slici 1.7.

Slika 1.6 Zahtev za potvrdjivanje kreiranja novog direktorijuma projekta


13/157


Slika 1.7 New project Wizardomoguava da se projektu pridrue eljenifajlovi

3. U ovom koraku kreiranja novog projekta omogueno je da se prethodnokreirani fajlovi (iz drugih projekata) ukljue u novi projekat. Poto se uovoj vebi ne koristi ni jedan dodatni, postojei fajl, odmah seaktiviranjem Nextprelazi na prozor prikazan na slici 1.8.

Slika 1.8 Izbor programabilnog integrisanog kola koje e se koristiti

4. Neophodno je izabrati tip programabilne logike komponente u koju ese implementacijom projekta realizovati projektovano kolo (sistem). Iz


14/157


padajueg menija za familiju programabilnih komponenti izabratiCycloneII. Iz liste postojeih programabilnih integrisanih kola te

familije izabrati EP2C20F484C7, ime se omoguava realizacijaprojektovanog kola (sistema) na ALTERA DE1 razvojnoj ploi.Aktiviranjem Next dolazi se do prozora prikazanog na slici 1.9.

Slika 1.9 Definisanje dodatnih EDA alata za realizaciju projekta

5. U CAD softveru uobiajeni naziv za alate kojima se podrava -automatizuje proces projekta je EDA tools (Electronic DesignAutomation). U ovom prozoru se mogu projektu pridruiti i dodatni

alati za projektovanje. Pod dodatnim alatkama ovde se podrazumevajusoftverski alati koje nije razvijala Altera. Poto e se pri realizacijivebi po ovom praktikumu koristiti samo alati koji su ugraeni uQuartus II softver, potrebno je direktno aktivirati Next.

6. Zbirni pregled prethodnih podeavanja u koracima kreiranja novogprojekta pojavljuje se u prozoru prikazanom na slici 1.10. AktiviranjemFinishzavrava se kreiranje novog projekta (kreiran je projekat nazvanlight), i ponovo se prikazuje glavni Quartus II prozor prikazan na slici1.11.


15/157


Slika 1.10 Zbirni pregled definisanih postavki za novi projekat

Slika 1.11 Glavni Quartus II prozor sa kreiranim novim projektom


16/157


1.3.3 Kreiranje elektrine eme specijalizovanim grafikim editorom

Kao primer jednog projekta (nazvanog light) razmatrae se kombinacionokolo za upravljanje stanjem sijalice sa dva mesta (dva prekidaa). Da bi se

promenom stanja bilo kog prekidaa (X1 ili X2) promenilo stanje sijalice,mogue je koristiti kombinaciono kolo prikazano na slici 1.12. Sijalica svetlikada je izlaz kombinacionog kola u stanju logike 1, a svaki prekidamoe u

jednom poloaju generisati stanje logike 1 i stanje logike 0 u drugompoloaju. Na slici je takoe prikazana i tabela istinitosti za ovo kombinacionokolo. Iako je izlaz ovog kola Iskljuivo-ILI funkcija ulaza X1i X2, ono e bitirealizovano korienjem logikih elemenata prikazanim na slici 1.12.

Slika 1.12 Logiko kolo za upravljanje stanjem sijalice i njegova tabelaistinitosti

U grafikom editoru za kreiranje ema (skraeno editor ema) Quartus IIsoftvera moe se kreirati ema kombinacionog kola sa slike 1.12. Najpre seizborom File>New (ili aktiviranjem ikone New u liniji alata) otvara prozor

prikazan na slici 1.13. Izaborom - markiranjem Block Diagram/Shematic Filea zatim potvrivanjem izbora aktiviranjem OK aktivira se grafiki editor zakreiranje ema i otvara prozor prikazan na slici 1.14.


17/157


Slika 1.13 Izbor tipa novog fajla koji se eli kreirati

Slika 1.14 Osnovni prozor grafikog editora za kreiranje elektrinih ema


18/157


Prvo to treba uraditi je odreivanje imena za fajl koji e biti kreiran.Izborom File>SaveAs otvara se prozor prikazan na slici 1.15. U delu

oznaenom sa Sava as type izabrati Block Diagram/Schematic File (*.bdf)ako nije postavljeno. U delu File name ako venije postavljeno, upisati light.Ovo ime odgovara imenu entiteta sa najviim nivoom koje smo odredili u fazikreiranja projekta (slika 1.5). U prozoru prikazanom na slici 1.15 selektovati

polje Add file to current project. Pritiskom na Save,fajl light.bdfsnima se udirektorijum introtutorial.

Slika 1.15 Snimanje fajla

1.3.4 Postavljanje logikih elemenata na radnu povrinu editora ema

Editoru ema su prikljuene brojne biblioteke koje sadre razne logike

elemente koji mogu biti korieni u emi. Dvostrukim aktiviranjem levogtastera mia kada je kursor na praznom delu radne povrine - unutar prozoragrafikog editora, ili aktiviranjem ikone u okviru palete alata, otvara se

prozor prikazan na slici 1.16. Selektovati and2, dvoulazno I kolo, i aktiviratiOK. Putanja koju treba slediti da bi se dolo do dvoulaznog I kola je sledea:libraries>primitives>logic>and2. Simbol dvoulaznog I kola pojavio se unutar

prozora editora ema. Uz pomo mia postaviti I kolo na eljenu poziciju.Proizvoljan broj dvoulaznih I kolo moe biti unet u grafiki editor na isti nain.Alternativa ovome je pozicioniranje kursora mia u radnom prostoru editoraema na veuneto I kolo, a onda pritisakom na desni taster mia i prevlaenjemkopije komponente pozicionirati je na eljenu lokaciju. Veuneti simbol bilo

kog logikog kola moe biti pomeran u okviru radnog prostora editora emapozicioniranjem kursora mia na njega i prevlaenjem do eljene pozicije uz

pritisnut levi taster mia. Dalje, iz biblioteke izabrati or2 i postaviti njegovsimbol na radnu povrinu editora ema. Na isti nain uneti i dva simbola notkomponente. Rasporediti simbole logikih elementata kao to je to prikazano na


19/157


20/157


1.3.5 Unos simbola za ulazne i izlazne signale

Posle uneenih logikih elemenata, neophodno je uneti i simbole kojipredstavljaju ulazne i izlazne prikljuke (pin-ove) logikog kola kojeprojektujemo. Unos ovih simbola vri se na isti nain kao i unos logikihelemenata, duplim pritiskom levog tastera mia na praznu povrinu unutareditora ili izborom ikone u okviru palete alata. Putanja koju sada trebaslediti je libraries>primitives>pin. Uneti dva simbola za ulazne prikljuke(input pin) i jedan za izlazni (output pin). Prikljuke (pinove) locirati kao to je

prikazano na slici 1.18.

Slika 1.18 Primer radnog polja editora ema sa uneenim u/i pinovima

Dodela imena ulaznim i izlaznim simbolima realizuje se na sledei nain:pozicionirati kursor na izabrani simbol pina i dvostrukim aktiviranjem levogtastera na miu otvoriti prozor prikazan na slici 1.19. U poljuPin nameupisati

za ulazne pinovex1ix2, a izlaznom pinu dodeliti imef.


21/157


Slika 1.19 Dodeljivanje imena pinu

1.3.6 Povezivanje logikih elemenata i ulaznih i izlaznih pinova

Simboli u okviru dijagrama treba da budu povezani linijama (icama).

Aktiviranjem ikone u paleti alata odabrana je alatka za crtanje veza.Pozicioniranjem kursora mia na desnu ivicu ulaznog pina x1 (gornji ulaz naslici 1.18) i pritiskom na levi taster mia zapoinje se iscrtavanje linije.Prevlaenjem kursora do pozicije gornjeg ulaza gornjeg I kola sa slike 1.18. iotputanjem levog tastera mia zavreno je iscrtavanje linije povezan je ulazni

pin x1sa jednim ulazom I kola. Na isti nain povezati ulaz levog invertora saprethodno nacrtanom linijom. Primeuje se pojava take koja oznaava vezu

izmeu dve linije (ice).

Koristite istu proceduru za povezivanje ostatka kola prema slici 1.12. Usluaju greke u povezivanju, linija (veza) se moe ukloniti tako to se prvoselektuje (sa kursorom na linijji aktivira se levi taster mia), a zatimaktiviranjem tastera Delete izbrie. Nakon povezivanja elemenata u editoru

ema, izborom ikone izlazi se iz moda za crtanje veza. Kompletan ematskidijagram prikazan je na slici 1.20. Potrebno je zapisati ga u fajl snimiti gakomandom Save.


22/157


Slika 1.20 Kompletan ematski dijagram kreiran u editoru ema

1.3.7 Kompajliranje kreiranog - projektovanog kola

Fajl sa ematskim dijagramom light.bdf, koji je prethodno kreiran se sada uzpomo nekoliko Quartus II alatki obrauje u cilju realizacije projektovanogkola na programabilnom integrisanom kolu. Aktivnostima koje se pri tomeodvijaju, najpre upravlja program Compiler.

Pokretanje (startovanje rada) kompajlera se moe ostvariti selekcijom

Processing>Start Compilation, ili izborom ikone u okviru palete alata.Faze kroz koje se u procesu kompajliranja prolazi, prikazuju se u Quartus II

prozoru. Na kraju procesa, kompajler u prozoru sa porukom obavetava ouspenom (ili neuspenom) kompajliranju. Aktiviranjem OK, prelazi se na

prikaz na displeju dat na slici 1.21. Na dnu stranice u prozoru sa porukama(Messages) prikazane su razliite poruke. U sluaju greaka utvrenih tokom

kompajliranja, prikazuju se i odgovarajue poruke o tipu greke.Nakon zavrenog kompajliranja generie se izvetaj (Compilation Report).

Prozor sa ovim izvetajem se automatski prikazuje u okviru Quartus II prozora(slika 1.21). Ovaj izvetaj sadri brojne celine izvetaje. Na slici 1.21


23/157


prikazan je deo Flow Summarykoji daje informaciju da je za implementacijuprojektovanog kola na eljeno FPGA integrisano kolo potrebno iskoristiti tri

pina (prikljune kontakte integrisanog kola) i jedan logiki element (blokprostih logikih kola).

Slika 1.21 Prikaz Quartus II prozora nakon uspenog kompajliranja

U sluaju da kompajler prikae poruku o nekoj greci (error), postoji nekanekorektnost u kreiranoj emi veza projektovanog kola. U tom sluaju, porukao svakoj greki pojedinano se prikazuje u okviru prozora sa porukama. Dupliklik (dva puta uzastopno aktiviranje levog tastera na miu) sa kursorom na

poruci o greki, u prikazu editora ema postavlja kursor na poziciju gde je ovagreka nainjena. Slino, kompajler moe prijaviti i neka upozorenja(warnings). Korisnik moe dobiti vie informacija o odreenoj greki iliupozorenju tako to se poruka o greci selektuje i aktivira F1taster na tastaturi.

Rezultat kompajliranja je fajl tipa .sof ijim sadrajem se programira FPGAintegrisano kolo realizuje projektovano kolo na FPGA integrisanom kolu narazvojnoj ploi Altera DE1 [3].


24/157


1.3.8 Pridruivanje ulazno/izlaznih pinova projekta pinovima programabilnekomponente (FPGA integrisanom kolu)

Tokom kompajliranja Quartus II kompajler proizvoljno bira pinove FPGAintegrisanog kola kojima e pridruiti ulazne i izlazne pinove projektovanogkola. Postoji mogunost da se nakon kompajliranja to izmeni i da svakom odulaznih i izlaznih pinova projektovanog kola budu dodeljeni eljeni pinoviFPGA komponente. Tako se mogu koristiti prekidai SW0i SW1za definisanjestanja ulaznih signala x1 i x2. Ovi prekidai su povezani za FPGA pinove

PIN_L22iPIN_L21, respektivno. Izlaz f se moe povezati sa zelenom LED-om(svetlosnom diodom) LEDG0, koja je povezana sa FPGA pinomPIN_U22.

Slika 1.22 Prozor Pin Planner-a

Pridruivanje pinova vri se uz pomo Pin Planner-a. AktiviranjemAssignments>Pin Planner pojavljuje se prozor prikazan na slici 1.22. Pinplanner-u moe se pristupiti i izborom odgovarajue ikone pin planner-a u

okviru palete alata. U gornjem delu pin planner prozora prikazan je pogledodozgo (top-view) na programabilnu komponentu koju smo selektovali u fazikreiranja projekta. U donjem delu prozora prikazani su pinovi koje je kompajler

prepoznao u projektu. Duplim klikom na neko od polja u koloniLocationjavlja


25/157


se padajui meni sa pinovima programabilne komponente (FPGA).Korienjem scroll-a na miu potrebno je odabrati eljeni pin. Umesto

korienja scroll-a mia u polje Location jednostavno se moe upisati oznakaeljenog pina. Nakon pridruivanja ulazno/izlaznih pinova projekta pinovima

programabilne komponente potrebno je ponovo kompajlirati ceo projekat(startovati Processing>Start Compilation) kako bi izvreno pridruivanje

pinova imalo efekta.

Ovakav manuelni nain pridruivanja pinova za projekte sa veim brojempinova je spor i mukotrpan posao.

Korisna osobina Quartus II softvera je mogunost importovanja fajlaspecijalnog formata prema ijem sadraju se automatski vri dodeljivanje

pinova. Tako, jednom izvreno runo pridruivanje pinova moe seeksportovati u taj fajl i koristiti za neke druge projekte. Ovaj fajl je sa CSV

ekstenzijom - formata comma separated value i sadri standardne tekstualnezapise. Sadraj ovog fajla za projekat koji se ovde razmatra je:

To,Locationx1, PIN_L22x2, PIN_L21f, PIN_U22

Da bi se eksportovao ovakav fajl nakon runo izvrenog pridruivanja uprozoruPin Plannerselektuje se i aktivira komanda File>Export. U otvarenomprozoru prikazanom na slici 1.23. fajl sa inicijalnim nazivom light.csvmoe se

eksportovati aktiviranjem Export. Ako se sada pogleda u direktorijumintrotutorial, videe se da je fajl light.csvkreiran.

Slika 1.23 Eksportovanje runo uraenog pridruivanja pinova u fajl


26/157


Ovaj fajl ili neki drugi istog tipa moe se importovati u bilo koji projekataktiviranjem opcije Assignments>Import Assignments. Otvara se prozor

prikazan na slici 1.24. U polju File name: potrebno je ukucati ime fajla kojielimo importovati zajedno sa csv ekstenzijom kao i punu putanju dodirektorijuma u kome je ovaj fajl smeten. Umesto ovoga moe se iskoristiti

Browse da bi se naao eljeni fajl. Nakon izbora fajla importovanje se izvriaktiviranjem komande OK.

Slika 1.24 Importovanje *.csv fajla

1.3.9 Simulacija projektovanog kola

Pre implemantacije projektovanog kola na FPGA integrisano kolo, pametnoje simulacijom ustanoviti njegovu ispravnost. Quartus II softver sadri alatke zasimulaciju koje se mogu iskoristiti da bi se simuliralo ponaanje projektovanogkola. Pre nego to se kolo simulira, neophodno je kreirati pobudu (talasneoblike napona) za ulazne signale, tzv. test vektore. Takoe je neophodnodefinisati koje izlaze, kao i take unutar kola, korisnik eli da posmatra.

Simulator primenjuje test vektor na model implementiranog kola i utvrujeodziv kola na pobudu koja je zadata test vektorima. Za definisanje test vektora

koristiemo Quartus II Waveform Editor na sledei nain:

1. Opcijom File>New otvara se prozor prikazan na slici 1.13.Selektovanjem Vector Waveform File u okviruVerification/Debugging File(slika 1.25) i aktiviranjem OKstartuje seWaveform Editor.


27/157


Slika 1.25 Izbor Vector Waveform Fila

2. Prozor Waveform Editor-a prikazan je na slici 1.26. Test vektor koji ese kreirati potrebno je sauvate u fajlu pod imenom light.vwf.Selekcijom Edit>End Time i unosom 200ns definisano je da sesimulacija radi za vremenski interval od 0 do 200ns. Izborom View>Fitin Window u prozoru Waveform Editor-a prikazuje se ceo vremenskiopseg simulacije od 0 do 200ns (Slika 1.27).

Slika 1.26 Prozor Waveform Editor-a


28/157


Slika 1.27 Prikaz celog vremenskog opsega simulacije

3. Dalje, potrebno je definisati ulazne i izlazne signale za kolo koje sesimulira. Klikom naEdit>Insert >Insert Node or Busotvara se prozor

prikazan na slici 1.28. U polju Name mogue je uneti ime signala(pina), ali je lake kliknuti na polje za komandu Node Finder. Otvarase prozor prikazan na slici 1.29. Ako se u poljufilterpostaviPins:alliklikne na poljeListu deluNodes Foundprikazuju se svi ulazni i izlazni

pinovi projektovanog kola.

Slika 1.28 Insert Node or Bus dijalog prozor


29/157


Slika 1.29 Selekcija signala koji se dodaju u Waveform Editor

Selektovanjemx1uNodes Founda zatim aktiviranjem polja dodajese taka (ili vor u elektrinoj emi)x1u deo Selected Nodes. Kada seisto uradi i sa takamax2 if, aktiviranjem OKzatvara seNode Finder

prozor. Zatim aktivirati OK i u prozoru prikazanom na slici 1.28.Selektovane take sa pripadajuim signalima unete su u Waveform

Editorkao to je prikazano na slici 1.30. Mogue je menjati redosled

taaka sa signalima u okviru Waveform Editora. Levim klikom miaselektovati taku ije se mesto eli promeniti. eljena taka je sadaoznaena. Ponovnim klikom na taku i prevlaenjem mia gore ili dolemenja se pozicija selektovanog signala u okviru Waveform Editora.


30/157


Slika 1.30 Take sa signalima potrebnim za simulaciju

4. Sada treba definisati logike vrednosti ulaznih signala x1 i x2 uvremenskom opsegu simulacije od 0 do 200ns. Logike vrednosti izlaza

f e nakon procesa simulacije biti generisane automatski, od stranesimulatora. Da bi se olakalo crtanje eljenih talasnih oblika Waveform

Editor prikazuje (po default-u) vertikalne linije vodilje (reetke). Ovelinije se aktiviraju izborom View>Snap to Grid. U okviru Waveform

Editor-a postoji jo jedna puna vertikalna linija koja se moe pomeratitako to se levim tasterom mia klikne na kvadratina njenom vrhu idok se taster dri povlai se miem levo ili desno. Ova referentna linijakoristi se prilikom analiziranja ponaanja kola u vremenu. Pomerite jena poziciju time=0. Talasni oblik ulaznih signala moe se zadavati -crtati bilo korienjem Selectionalata koji se aktivira klikom na ikonu

u paleti sa alatkama, bilo izborom Waverofm Editing alata koji se

aktivira ikonom .

Za simuliranja ponaanja kola, neophodno je primeniti razliite logikekombinacije ulaznih signala, posmatrati izlaze i porediti ih sa oekivanimlogikim vrednostima. U sluaju veih kola gde je broj ulaznih signala


31/157


veliki, imamo ogroman broj razliitih logikih kombinacija ulaznih signala.U tom sluaju biramo relativno mali (ali reprezentativan) broj uzoraka

logikih kombinacija na ulazu. Ovde razmatrano prosto kolo moe sesimulirati dovoenjem svih moguih kombinacija logikih vrednosti za obaulaza (ima ih 4). Koristie se etiri vremenska intervala od po 50ns za etirimogue razliite kombinacije logikih vrednosti test vektora.

eljeni talasni oblici ulaznih signala mogu se generisati upotrebomalatki za editovanje talasnog oblika u okviru Waveform editora.

Neophodno je oznaiti vremenski interval i u okviru njega dodeliti signalujednu od sledeih vrednosti: logiku 0, logiku 1, nepoznato stanje (X),stanje visoke impedanse (Z), don't carestanje (DC), invertovati postojeuvrednost signala u okviru selektovanog vremenskog intervala (INV) ilidefinisati talasni oblik takt signala. Svaka od komandi moe biti aktivirana

selekcijom Edit>Value>eljena komanda ili selekcijom odgovarajueikone u paleti alata Waveform editora. Edit meni moe se otvoriti i desnim

klikom na ime ulaznog signala iji se talasni oblik eli crtati - definisati.

Za signal x1postaviti vrednost logike 0 u vremenskom intervalo od 0do 100ns (ve postavljeno po default-u). Dalje, neka x1 ima vrednostlogike jedinice u intervalu od 100 do 200ns. Za to je najpre potrebnoselektovati vremenski interval od 100 do 200ns. Aktivirati levi taster miakada je kursor na poetku intervala (100ns) i sa aktivnim tasterom prevuikursor do kraja vremenskog intervala (200ns). Nakon selektovanjavremenskog intervala iz palete alata selektovati vrednost logike 1. Istim

postupkom zadati da x2 ima vrednost logike 1 u intervalima od 50 do100ns i od 150 do 200ns. U ostalim vremenskim intervalima ostajevrednost logike nule. Ovako odabrane logike vrednosti za ulazne signalex1 i x2 odgovaraju tablici istinitosti prikazanoj na slici 1.12. Nakondodeljivanja logikih vrednosti ulaznim signalima prozor Waveform

Editor-a bi trebalo da izgleda kao na slici 1.31. Obratite panju na to da je uovom trenutku izlazni signalfu nepoznatom (unknown) logikom stanju ucelom vremenskom opsegu za simulaciju. Logike vrednosti izlaznogsignala bie odreene u procesu simulacije. Definisane talasne oblikeulaznih signala (test vektore) snimiti u fajl.


32/157


Slika 1.31 Definisani talasni oblici ulaznih signala

Projektovano kolo moe biti simulirano na dva naina. Prvi i jednostavnijinain je predpostaviti da logiki elementi i veze kojima su oni povezani neunose nikakva kanjenja u prostiranja signala. Ovaj nain simulacije je

funkcionalna simulacija. Kompleksnija simulacija je kada se uzimaju u obzirpropagaciona kanjenja. Ova vrsta simulacije je vremenska simulacija.Funkcionalna simulacija obino se koristi da se proveri logika ispravnost

projektovanog kola. Ova simulacija zahteva manje vremena, jer se izvravajednostavno na osnovu logikih izraza kojima je opisana komponenta uprojektu.

1.3.9.1 Funkcionalna simulacija

Za funkcionalnu simulaciju, selektujte Assignments>Settings za otvaranjeprozora sa podeavanjima. Na levoj strani ovog prozora kliknite na Simulator

Settings. Prozor za podeavanja sada ima izgled prikazan na slici 1.32. Za tipsimulacije izaberite Functional i kliknite na OK. Quartus II simulator, naosnovu prethodno definisanih ulaznih signala, generie izlaz i zapisuje ga ulight.vwffajlu. Pre startovanja izvrenja funkcionalne simulacije neophodno jenapraviti netlistu selekcijom Processing>Generate Functional Simulation


33/157


Netlist. Simulacija se startuje izborom Processing>Start Simulation ili uzpomo ikone iz palete alata. Nakon simulacije Quartus II softver nas

obavetava o uspeno zavrenoj simulaciji i prikazuje simulacioni izvetajprikazan na slici 1.33. Ako se u simulacionom izvetaju ne vidi ceo vremenskiopseg simulacije porebno je selektovati prozor sa simulacionim izvetajem iizabrati View>Fit inWindow. Posmatranjem izlaznog signala f u nekomtrenutku (za odreene vrednosti ulaza) i njegovim poreenjem sa vrednou iztabele istinitosti sa slike 1.12 sagledava se logika korektnost projektovanogkola.

Slika 1.32 Izbor tipa simulacije


34/157


Slika 1.33 Rezultat funkcionalne simulacije

1.3.9.2 Vremenska simulacija

Poto je utvreno da je projektovano kolo logiki ispravno, trebalo bi izvritii vremensku simulaciju da bi se sagledalo kako e se projektovano koloponaati kada se implementira u izabrano FPGA integrisano kolo. Za to jepotrebno najpre selektovati Assignments>Settings>Simulator Settings. Otvarase prozor prikazan na slici 1.32. Za tip simulacije izabrati Timingi kliknuti naOK. Posle startovanja simulacije rezultat vremenske simulacije prikazan je naslici 1.34. Uoava se da postoji kanjenje od oko 6ns od trenutka kada se

promene ulazni signali x1 i x2do trenutka kada se ta promena ulaznih signalaodrazi na promenu izlaznog signala f. Razlog ovom kanjenju promene naizlazu su propagaciona kanjenja u logikim elementima i vezama izmeu njihu samom FPGA ipu. Takoe se moe primetiti kratkotrajna promena izlaznogsignalaf(od 1 na 0 i ponovo od 0 na 1) koja se deava od prilike u 106-oj ns.

Ovaj gli u izlaznom signalu takoe je posledica propagacionih kanjenja uFPGA ipu. Naime, promene u ulaznim signalima x1 i x2 ne stiu u istomvremenskom trenutku do ulaza logikog elemenata koji generie izlazf.


35/157


Slika 1.34 Rezultat vremenske simulacije

1.3.10 Programiranje i konfiguracija FPGA komponente

Zavrni korak u realizacjii projektovanog kola je konfigurisanje iprogramiranje FPGA komponente. Potrebno konfigurisanje vri asemblerskimodul Quartus II kompajlera. Alterina razvojna DE1 ploa omoguava dvanaina konfigurisanja: AS i JTAG. Konfiguracioni podaci prenose se saraunara (na kome se izvrava Quartus II softver) na razvojnu plou preko vezeUSB porta raunara i USB konektora na razvojnoj ploi. Za ovakav transfer

podataka neophodno je na raunaru imati instaliran USB-Blaster drajver. Prekorienja razvojne ploe, proverite da li je USB kabl korektno povezan i da li

je razvojna ploa pod napajanjem (ukljuen prekidaza napajanje).

U JTAG modu, konfiguracioni podaci se ubacuju direktno u FPGAkomponentu. Akronim JTAG znai Joint Test Action Group. Ova grupa

definie pravila za testiranje i unos podataka u digitalna integrisana kola (IEEEstandard). Ako je FPGA komponenta konfigurisana na ovaj nain ona ezadrati konfiguracione podatke sve dok je pod napajanjem. Konfiguracioni

podaci se gube u trenutku kada se iskljui napajanje. Druga mogunostkonfiguracije je korienje AS moda (Active Serial mode). Ovde se


36/157


konfiguracioni podaci smetaju u fle memoriju pa se oni ne gube ni poprestanku napajanja razvojne ploe, pa nije potrebno ponovo konfigurisati

komponentu nakon ponovnog ukljuivanja napajanja. Izbor izmeu ova dvanaina konfigurisanja vri se pomou RUN/PROG prekidaa na ploi. RUN

pozicija selektuje JTAG mod, dok PROG pozicija prekidaa selektuje AS nainkonfigurisanja.

1.3.10.1 JTAG programiranje

Konfigurisanje i programiranje obavlja se na sledei nain. RUN/PROGprekidaje u poziciji RUN. Izaborom i aktiviranjem Tools>Programmerotvarase prozor prikazan na slici 1.35. Neophodno je specificirati koji e se FPGA

programirati i mod za konfigurisanje i programiranje. Ako ve nije izabrano,izabrati JTAG u polju Mode. Takoe, ako nije izabran USB-Blaster, klikom na

Hardware Setup...otvara se prozoru koji je prikazan na slici 1.36 u kome trebaselektovati USB-Blaster.

Slika 1.35 Prozor za konfigurisanje i programiranje FPGA komponente

Lako je zapaziti da je konfiguracioni fajl light.sofprikazan u prozoru na slici1.35. Ako ovaj fajl nije prikazan aktivirati Add File i selektovati ga. Ovo je

binarni fajl kreiran od strane asemblerskog modula Quartus II kompajlera. Onsadri neophodne podatke za konfigurisanje FPGA komponente. Ekstenzija .sofznai SRAM Object File. Uoava se da je selektovana komponentaEP2C20F484C7, to je FPGA integrisano kolo koje se nalazi na DE1 razvojnoj

ploi.


37/157


Slika 1.36 Hardware Setup prozor

Slika 1.37 Selekcija Program/Configure opcije

ekiratiProgram/Configureopciju kao to je prikazano na slici 1.37. Nakontoga aktiviranjemStart-a u prozoru sa slike 1.37 zapoinje se transfer podatakai programiranje. Kada se konfiguracioni podaci uspeno prenesu u razvojnu

plou aktivirae se LED na razvojnoj ploi. Ako Quartus II softver prijavi nekugreku obavetavajui da programiranje nije uspelo, proveriti da li je razvojna

ploa ispravno prikljuena.

1.3.11 Testiranje projektovanog kola

Nakon uspenog prenoenja konfiguracionih podataka u FPGA integrisanokolo, moe se testirati implementirano projektovano kolo. Nakon to se

prekidaRUN/PROG postavi u poziciju RUN prekidaima SW1i SW0se mogupostavljati sve kombinacije logikih stanja na ulazima x1 i x2. Poreenjem


38/157


stanja izlaza sa logikim stanjima datim u tabeli istinitosti na slici 1.12 utvrujese funkcionalna korektnost projektovanog i realizovanog kola.

Ako se ele izmene u projektovanom kolu, najpre se mora zatvoriti prozor zaprogramiranje. Nakon toga izvriti eljene izmene uBlock Diagram/Schematicfajlu, pa izvriti kompajliranje i ponovo programiranje FPGA integrisanog kolana razvojnoj ploi.

Student Datum Asistent Ocena

______________ ___________ _______________ __________


39/157

Teorijski uvod za vebu II: MULTIPLKSERI I DEKODERI 33

Veba broj 2

MULTIPLEKSERI I DEKODERI

2.1 Cilj vebe

Upoznati se sa funkcionalnou multipleksera i dekodera. Pomou DE1razvojne ploe proveriti funkcionalnost multipleksera tipa 2u1 i tipa (2u1)x4,kao i dekodera BCD kda u 7-segmentni displej.

2.2 Teorijska postavka vebe

2.2.1 Multiplekser

Digitalni multiplekser je kombinaciona mrea koja na svojim ulazimaprihvata vie razliitih digitalnih podataka, a na izlaz, u svakom trenutku,proputa samo jedan od njih.Kontrolni (selektorski) ulaz (moe biti viebitni)odreuje sa kog ulaza e se podatak (ili podaci tokom vremena) proslediti naizlaz multipleksera. Slika 2.1 prikazuje opti funkcionalni dijagram digitalnogmultipleksera. Ulazi i izlazi predstavljeni su irokim strelicama to ukazuje nainjenicu da ulazni podaci, kao i izlazni podatak mogu biti i viebitni, [4].

Slika 2.1 Digitalni multiplekser (MUX)

Multiplekser se ponaa kao digitalno kontrolisani viepozicioni prekida.Digitalna kdna kombinacija na selektorskim ulazima odreuje poziciju

prekidaa, a time i sa kog ulaza e se podatak proslediti na izlaz. Drugimreima multiplekser selektuje 1 od N ulaznih podataka i prosleuje ga na

jedinstveni izlazni kanal. Ovakvo funkcionisanje naziva se multipleksiranje.

I

I

IN-Ulazi zpodatke

Selektorskulazi

MUX


40/157


Standardni multiplekseri su: 2u1, 4u1, 8u1 i 16u1. Na slici 2.2 prikazani susimboli nekoliko razliitih tipova multipleksera realizovanih kao integrisana

kola:a) MUX 8u1;

b) MUX (4u1) 2 odnosno 2 MUX-a 4u1 iji su kontrolni ulazi vezaniparalelno;

c) MUX (2u1)4 odnosno 4 MUX-a 2u1 sa zajednikim kontrolnimulazom.

a) b) c)

Slika 2.2 a) MUX 8u1; b) MUX (4u1)x2; c) MUX (2u1)x4

2.2.2 Dekoder

Digitalna obrada podataka namee korienje nekog sistema kodovanjainformacija koji je pogodan za obradu, ali ne i za prezentaciju dobijenihrezultata korisniku - oveku. Zbog toga je neophodno imati digitalna kola koja

e konvertovati jedan kd u drugi i obrnuto.Dekoderi su kombinacione mree sa vie ulaza i vie izlaza, gde svaka

dozvoljena kombinacija ulaznih promenljivih postavlja odgovarajui izlaz uaktivno stanje.

DEKODERm/n

. .

. .

. .

An-1 Yn-1

Y1Y0

A1A 0

Slika 2.3 Dekoder m/n

Kolo dekodera u zavisnosti od toga koja je kodna kombinacija prisutna nanjegovim ulazima, postavlja u aktivno stanje odreeni izlaz. Svi ostali izlazi su

I0I1I2I3I4I5I6

I7

S2 S1 S0

MUX8u1

YY

Y

S1 S0

I0I1I2I3

I4I5

I6I7

MUX2x(4u1)

I0I1I2I3

I4I5

I6I7

Y0

Y1

Y2

Y3

S0

MUX(2u1)x4

Na slici 2.3 je prikazan dekoder sa m ulaza in=2mizlaza.Dekoderi mogu biti potpuni, kod kojih je

n=2mi nepotpuni, gde je n


41/157


neaktivni. Za dekoder m/n sa slike 2.3, budui da svaki od m ulaza moe biti ustanju logike 0 ili 1, postoji n=2mmoguih razliitih kodnih kombinacija na

ulazu. Za svaku od ovih kodnih kombinacija samo jedan od n izlaza bieaktivan (HIGH u stanju logike 1), svi ostali bie neaktivni (LOW u stanjulogike 0). Postoje i dekoderi koji su projektovani tako da je aktivan nivo naizlazu LOW nivo logike 0. Kod takvih dekodera samo je aktivan izlaz ustanju LOW, a svi ostali neaktivni izlazi su u stanju HIGH. Mali kruii naizlazima u simbolu dekodera pokazuju da se radi o ovom tipu izlaza dekodera(slika 2.4b).

2.2.2.1 Binarni dekoder

Od binarnih dekodera najee se kao integrisano kolo sreu dekoderi 2/4,3/8 i 4/16. Na slici 2.4 prikazani su dekoderi 3/8 sa pravim (a) i sa invertovanimizlazima (b).

DEKODER3/8

DEKODER3/8

Y7 Y7

Y5 Y5Y4 Y4Y3 Y3Y2 Y2Y1 Y1Y0 Y0

Y6 Y6

A2A1A0

A2A1A0

a) b)

Slika 2.4 Dekoder 3/8 sa: a) pravim; b) invertovanim izlazima

Neki dekoderi imaju jedan ili vie ENABLE (E) ulaza koji se koriste daomogue/onemogue rad dekodera. Ako su ENABLE ulazi u odgovarajuemaktivnom logikom stanju dekoder obavlja svoju funkciju. U suprotnom,dekoderu je onemoguen rad i svi izlazi su u neaktivnom stanju bez obzira nakodnu kombinaciju na ulazima.

DEKODER3/8

E

DEKODER3/8

E 1 E 2 E 3

a) b)

Slika 2.5Enableulazi dekodera:a) jedan kontrolni ulaz;

b) tri kontrolna ulaza

Na slici 2.5 a), ako je E=0 nijedanod izlaza nije u aktivnom stanju, to

jest Yi=0, i = 0,1, ... 7 .Na slici 2.5 b) rad dekodera jedozvoljen (bie aktivan izlaz kojiodgovara kodnoj kombinaciji naulazu) ako je: (E1, E2, E3) = (1, 0, 0)


42/157


2.2.2.2 BCD/7-segmentni dekoder

Jedan od najprostijih i najpopularnijih naina za vizuelnu prezentacijudecimalnih cifara 0 9 i heksadecimalnih cifara A F koristi displeje se 7-segmentnom konfiguracijom. Za svaki segment koristi se po jedna svetleadioda (LED). Kontrolisanjem struje kroz svetlee diode, neki segmenti esvetleti, neki nee. Na taj nain se od segmenata formira eljeni karakter za

prikaz. Na primer, da bi se prikazala cifra 6 potrebno je da svetle segmenti a, c,d, e, f, g dok je segment b neaktivan (slika 2.6).

a) b)

Slika 2.6 a) Displej 7-segmentne konfiguracije;b) aktivni segmenti za svaku cifru

BCD/7-segmentni dekoder ima etiri ulazna signala na koje se dovodi BCDkodirani broj. Na 7-segmentnom displeju se, u zavisnosti od kodne kombinacijena ulazima, prikazuje decimalna cifra.

Na slici 2.7 prikazn je BDC/7-segmentni dekoder sa 7-segmentnim

displejom. Svetlee diode su poluprovodnike komponente kroz koje strujamoe da protie samo u jednom smeru. Kad god je svetlea dioda direktno

polarisana (napon na anodi je skoro za 2V vei od napona na katodi) proticaestruja kroz diodu a dioda e svetleti. Sa slike 2.7 se vidi da su anode svihsvetleih dioda u displeju povezane na napon Vcc (+3.3V na DE1 razvojnoj

ploi). Katode svetleih dioda su preko otpornika za ograniavanje struje krozLED povezane sa odgovarajuim izlazima dekodera. Kruii na izlazu dekoderaoznaavaju da se radi o dekoderu sa aktivnim LOW nivoom na izlazu (nivoomlogike 0). Otpornici se biraju tako da kroz svetleu diodu protie struja od 2 do40mA, u zavisnosti od tipa i veliine svetlee diode (tipina vrednost struje je10 mA).

Da bi objasnili princip rada BCD/7-segmentnog dekodera pretpostavimo dana BCD ulazu imamo binarnu kombinaciju D=0, C=1, B=0 i A=1, to je BCDkod broja 5. Dekoder e za ovakvu binarnu kombinaciju na svom ulazu

postaviti izlaze g,f,d,c,a na LOW nivo (povezae ih sa masu - gnd). Time ese stvoriti uslovi za proticanje struje kroz ove segmente. Broj 5 bie prikazan na

a

b

c

d

e

fg

Segmenti b i c


43/157


displeju. Izlazi e,b bie u HIGH stanju, tako da njima pripadajue diode nevode. Struja nee proticati kroz diode b i e koje zbog toga nee svetleti.

Slika 2.7 BCD/7-segmentni dekoder sa pobudom 7-segmentnog

displeja sa zajednikom anodom

a

b

c

d

e

f

g

BCD/7-segmentnidekoder

D

C

B

A

+Vcc

BCDu

laz

katoda anoda

Otpornici zaograniavanjestruje kroz Led

a

c

d

e

f

g

gnd

Spoj zajednikeanode


44/157



45/157

Veba II: MULTIPLKSERI I DEKODERI 39

Z A D A T A K

1. Na slici 2.8 prikazan je simbol multipleksera 2u1 sa ulazima a i b,izlazom yi selektorskim ulazom s. Za multiplekser 2u1 najpre popuniti tabelu

istinitosti. Minimizacijom preko Karnoovih mapa odrediti minimalni oblikfunkcije izlaza y, a zatim korienjem osnovnih logikih kola realizovatifunkciju y.

s a b y

0 0 0

0 0 1

0 1 0

0 1 1

1 0 0

1 0 1

1 1 0

1 1 1

Slika 2.8 Multiplekser 2u1 y = ________________

Elektrina ema za realizaciju multipleksera 2u1je:

00 01 11 10

0

1

absa

b

s

ymux2u1

1

0


46/157


Izvriti implementaciju logike eme multipleksera 2u1 na FPGAintegrisano kolo razvojne ploe DE1. Koraci implementacije su sledei:

Kreirati novi Quartus II projekat pod nazivom simple_muxer(dodatakA korak 1). Snimiti ga na ...Lab2\Simple muxer. Izabrati Cyclone IIEP2C20F484C7 FPGA integrisano kolo.

Otvoriti novi Block Diagram/Schematic File i nazvati gasimple_muxer.bdf (dodatak A korak 3). U njemu kreirati elektrinuemu multipleksera 2u1na bazi osnovnih logikih kola (dodatak A korak 4). Ulazne pinove imenovati ai b, kontrolni ulazni pin nazvati s,a izlazni pin y (dodatak A korak 5). Opcijom Assignments>Import

Assignments importovati fajl simple_muxer.csv koji se nalazi nalokaciji ...Pin Assignments\Lab2 (dodatak A korak 6). Ovim jedefinisano da e na razvojnoj ploi DE1 ulazi a i bprojektovanog

multipleksera biti povezani na logike prekidae SW1 i SW0,respektivno, kontrolni signal s biti povezan je na SW9, a izlazmultipleksera ybiti povezan je na zelenu svetleu diodu LEDG7.

Kompajlirati dizajn (dodatak A korak 7) da bi se generisao .soffajl.Nakon toga aktivirati prozor ematik editora i selekcijomFile>Create/Update>Create Symbol Files for Current File kreiratilogiki simbol multipleksera 2u1.

Nakon uspenog importovanja i kompajliranja programirati FPGAintegrisano kolo (dodatak A korak 8). Prozor Quartus II programatoraotvara se selekcijom Tools>Programmer. Kad se otvori prozor QuartusII programatora sa automatski insertovanim imenom fajla

simple_muxer.sof(ako fajl nije ubaen ubaciti ga selekcijom Add file)ekirati Program/Configure opciju i kliknuti na Start. U trenutkustartovanja programiranja DE1 ploa mora biti prikljuena nanapajanje, to se ostvaruje aktiviranjem tastera Power ON (SW11) nanjoj.

Testirati funkcionalnost realizovanog kola promenom logikog stanjaprekidaa SW9 (s), SW1 (a) i SW0 (b) i posmatranjem stanja zelenesvetlee diode LEDG7.


47/157


2. Koristei prethodno realizovani multiplekser 2u1 projektovati

multiplekser (2u1)4prikazan na slici 2.9.

a) b)

Slika 2.9 a) Multiplekser (2u1)4realizovan pomou multupleksera 2u1;b) Logiki simbol

Implementirati logiku emu multipleksera (2u1)4na FPGA integrisanomkolu razvojne ploe DE1. Koraci implementacije su sledei:

Kreirati novi projekat pod nazivom muxer_2u1x4 (dodatak A korak1). Snimiti ga na ...\Lab2\muxer 2u1x4. Projektu pridruiti fajl

simple_muxer.bdf iz projekta koji je kreiran u prvom delu vebe(dodatak A korak 2). Otvoriti novi Block Diagram/Schematic File i nazvati ga

muxer_2u1x4.bdf (dodatak A korak 3). U njemu kreirati logikuemu sa slike 2.9 a) (dodatak A korak 4). Ulazne pinove

A

B

s

Ymux(2u1)4

0

1

4

4

4

s

a3

b3y3mux

2/1

0

1

a2

b2y2mux

2/1

0

1

a1

b1y1mux

2/1

0

1

a0

b0y0mux

2/1

0

1


48/157


multipleksera 2u1 nazvati a3,b3; a2,b2; a1,b1; a0,b0, kao to jeprikazano na slici 2.9. Zajedniki kontrolni signal nazvati s, a izlazne

pinove y3-0 nazvati y3, y2, y1 i y0 (dodatak A korak 5). OpcijomAssignments>Import Assignments importovati fajl muxer_2u1x4.csvkoji se nalazi na lokaciji ...Pin Assignments\Lab2 (dodatak A korak6). Ovim je: ulazni signal A3-0 povezan na prekidae SW7-4; ulaznisignal B3-0na prekidae SW3-0; zajedniki signal dozvole sna prekidaSW9;i izlaz multipleksera y3-0na zelene svetlee diode LEDG3-0.

Kompajlirati dizajn (dodatak A korak 7) da bi se generisao .soffajl.Nakon toga aktivirati prozor ematik editora i selekcijomFile>Create/Update>Create Symbol Files for Current File kreiratilogiki simbol multipleksera (2u1)4.

Nakon uspenog importovanja i kompajliranja programirati FPGA

integrisano kolo (dodatak A korak 8). U trenutku startovanjaprogramiranja DE1 ploa mora biti prikljuena na napajanje, to seostvaruje aktiviranjem tastera Power ON (SW11).

Testirati funkcionalnost multipleksera (2u1)4 implementiranog naFPGA integrisanom kolu promenom logikih stanja na ulazimaprekidaima i posmatranjem stanja izlaza posmatranjem zelenihsvetleih dioda.

Dokazana je funkcionalnost realizovanog kola?

DA NE _____________________________________________(komentar)

3. Na slici 2.10 prikazan je 7-segmentni dekoderski modul koji ima trobitniulaz d2d1d0 i sedmobitni izlaz y6-0. Sedam bita dekoderskog izlaza upravljaju7-segmentnim displejom i odreuju koji e se simbol na njemu prikazati. Kaoto se vidi sa slike, sedam segmenata u displeju oznaeni su slovima a do f.Svaki od sedam bitova dekoderskog izlaza kontrolie po jedan segment 7-segmentnog displeja. Izlaz dekodera y0kontrolie segment a, izlaz y1kontroliesegment b itd. Segment svetli kada je njemu pripadajui izlaz dekodera y ustanju logike 0. Na slici 2.10 c) je, radi ilustracije, prikazano stanje izlaza yizasluaj da se na displeju prikazuje karakter H.


49/157


a) b) c)

Slika 2.10 a) 7-segmentni dekoderski modul; b) Kodiranja karaktera; c) Stanjeizlaza 7-seg. dekodera za sluaj da se na 7-seg. displej prikazuje karakter H

U tabeli na slici 2.10 b). prikazana je lista karaktera koji bi trebalo biti

prikazani za svaku kombinaciju ulaza d2d1d0. Da bi se uprostio dizajn, u tabelusu ukljuena samo etiri karaktera (za kombinaciju ulaznih signala 100 111prikazuje se ''blanko'' karakter).

Popuniti tabelu istinitosti 7-segmentnog dekoder modula tako da se nadispleju, u zavisnosti od logike kombinacije na ulazima d2d1d0, prikazujukarakteri sa slike 2.10 b). Nakon toga, na osnovu tabele istinitosti, prekoKarnoovih mapa doi do minimalnih oblika za funkcije izlaza dekodera y0 y6.

d2 d1 d0 y0 y1 y2 y3 y4 y5 y6

0 0 0

0 0 10 1 0

0 1 1

1 0 0

1 0 1

1 1 0

1 1 1

y0= ________________ y1= ________________

00 01 11 10

0

1

00 01 11 10

0

1

00 01 11 10

d2d1d0

a

b

c

d

e

f7-segmentni

dekoder

d2d1

d0

y0

y1y2y3y4y5y6

1 0 0 1 0 0 0 H

Karaktery0y1y2y3y4y5y6

0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1

HELO

Karakterd2d1d0

d2d1d0


50/157


y2= ________________ y3= ________________

y4= ________________ y5= ________________

y6= ________________

Implementirati 7-segmentni dekoder na FPGA integrisanom kolu razvojne

ploe DE1. Za to je potrebno uraditi sledee: Kreirati novi projekat pod nazivom 7_seg_dekoder (dodatak A korak

1). Snimiti ga na ...\Lab2\7 seg dekoder. Otvoriti novi Block Diagram/Schematic File i nazvati ga

7_seg_dekoder.bdf (dodatak A korak 3). U njemu nacrtati logikuemu dekodera (dodatak A korak 4). Ulazne signale nazvati d2,d1id0, a sedam izlaznih signala, do ijih se logikih izraza dolopostupkom minimizacije u predhodnom koraku, nazvati y0, y1, y2, y3,y4, y5 i y6 (dodatak A korak 5). Preko Pin Planner editoraimportovati fajl 7_seg_dekoder.csv koji se nalazi na lokaciji ...PinAssignments\Lab2 (dodatak A korak 6).Ulazni signali dekodera d2,

d1id0povezani su na logike prekidae SW2, SW1i SW0, respektivno,dok je sedam izlaza dekodera povezano na displej HEX0. Kompajlirati dizajn (dodatak A korak 7) da bi se generisao .sof fajl.

Nakon toga aktivirati prozor ematik editora i selekcijom

0

100 01 11 10

0

1

00 01 11 10

0

1

00 01 11 10

0

1

00 01 11 10

0

1

d2d1d0

d2d1d0 d2d1d0

d2d1d0 d1d0

d2


51/157


52/157


Otvoriti novi Block Diagram/Schematic File i nazvati gaselekcija_i_prikaz_karaktera.bdf (dodatak A korak 3). Najpre u

ematik editor ubaciti logike simbole za multiplekser (2u1)4 i 7-segmentni dekoder i povezati ih kao na slici 2.11 (dodatak A korak4). Ulaze a2,a1ia0povezati na a2, a1i a0 ulaze multipleksera a ulazeb2,b1ib0na ulaze b2, b1i b0 multipleksera. Ulazni signal spovezatina selektorski ulaz s multipleksera. Izlazne signale kombinacionemree, koji predstavljaju izlaze 7-segmentnog dekodera imenovati y0,y1, y2, y3, y4, y5 i y6 (dodatak A korak 5). Preko Pin Plannereditora importovati fajl selekcija_i_prikaz_karaktera.csvkoji se nalazina lokaciji ...Pin Assignments\Lab2 (dodatak A korak 6). Ovim smologike signale ulaza a2a1a0 definnisali stanjima prekidaaSW2SW1SW0, a logike signale ulaza b2b1b0, stanjima prekidaaSW5SW4SW3. Stanje slektorskog signala s postavlja se prekidaem

SW9, dok sedam izlaza dekodera upravlja displejom HEX0. Kompajlirati dizajn (dodatak A korak 7) da bi se generisao

neophodan .soffajl. Programirati FPGA integrisano kolo (dodatak A korak8). U trenutku

startovanja programiranja DE1 razvojna ploa mora biti prikljuena nanapajanje.

Testirati funkcionalnost implementiranog logikog kola promenomlogikih stanja na prekidaima i posmatranjem stanja 7-segmentnogdispleja HEX0.


DA NE _____________________________________________(komentar)

Student Datum Asistent Ocena

______________ ___________ _______________ __________


53/157

Teorijski uvod za vebu III: KONVERTOR KODA I POTPUNI SABIRA 47

Veba broj 3

KONVERTOR KODA I POTPUNI SABIRA

3.1 Cilj vebe

Upoznati se sa funkcijama konvertora kda, potpunog i polusabiraa.Pomou DE1 razvojne ploe proveriti funkcionalnost BCD/7-segmentnogdekodera, konvertora binarnog u decimalni broj i potpunog sabiraa.


3.2.1 Konvertor kda

Kombinacione mree koje obavljaju konverziju digitalne informacije izjednog kda u drugi nazivaju se konvertori kda, [5]. Najee se koristekonverzije kda 8421 Grejov, BCD u BIN i obrnuto. Simbol konvertora kdaprikazan je na slici 3.1.

KOD1/KOD2. .

. .

..

KOD 1 KOD 2

01

n-1

01

m-1

Slika 3.1 Konvertor kda

3.2.2 Sabiranje binarnih brojeva

Sabiranje dva binarna broja obavlja se na isti nain kao i sabiranjedecimalnih brojeva. Binarno sabiranje je zapravo prostije, zato to su elementibinarnog brojnog sistema 0 i 1, pa je i tablica sabiranja daleko jednostavnija odtablice sabiranja decimalnih brojeva.

Razmotrimo najpre decimalno sabiranje:

Suma:

3 7 64 6 18 3 7

+Cifra najmanjeteine (LSD)


54/157


Sabiranje poinje sa izraunavanjem sume cifara najmanje teine (LSD). Uprikazanom sluaju zbir brojeva 6 i 1 daje cifru 7. Zatim se sabiraju cifre na

sledeoj po teini poziciji (drugoj) koje u konkretnom sluaju daju vrednost 13.Ova vrednost uzrokuje prenos od 1 na mesto tree pozicije tako da je drugacifra u sumi broj 3. Prenos 1 treba dodati zbiru cifara na treoj poziciji tako daje trea cifra u sumi 8. Konaan rezultat sabiranja je broj 837.

Ista pravila sabiranja vae i prilikom sabiranja binarnih brojeva, s tim to seprilikom sabiranja dve binarne cifre mogu javiti samo etiri razliita sluaja:

0 + 0 = 01 + 0 = 11 + 1 = 10 = 0 + prenos 1 na sledeu po teini poziciju (bit vee teine)1 + 1 + 1 = 11 = 1 + prenos 1 na sledeu po teini poziciju (bit vee teine)

Poslednji sluaj deava se kad su dva bita na istoj poziciji koje treba sabrati 1a u isto vreme se desio prenos pri sabiranju bitova na predhodnoj (nioj)

poziciji. Primeri sabiranja binarnih brojeva slede (u zagradi su prikazanidecimalni ekvivalenti):

Nije neophodno razmatrati sluaj sabiranja vie od dva binarna brojaistovremeno. U svim digitalnim sistemima kombinaciona logika mrea kojaobavlja aritmetiku operaciju sabiranja (to je aritmetiko logika jedinica -ALU) ima samo ulaze za dva operanda. Znai, mogu da obavljaju operaciju

sabiranja dva binarna broja. Ako je potrebno sabrati vie od dva broja najpre sesabiraju prva dva, pa se zbir koristi kao jedan operand i sabira sa treim brojem,i tako dalje. Ovo i nije neki nedostatak s obzirom na to da se za nekolikonanosekundi obavi operacija sabiranja u sabirau realizovanom savremenimdigitalnim kolima.

Sabiranje je najvanija aritmetika operacija u digitalnim sistemima.Aritmetike operacije oduzimanja, mnoenja i deljenja u savremenimdigitalnim sistemima koriste operaciju sabiranja kao bazinu operaciju.

3.2.3 Polusabira(Half-Adder)

Polusabira (HA) je najprostija kombinaciona mrea za sabiranje koja

omoguava da se saberu dva jednobitna binarna broja. Ulazni za mreu subinarne cifre a i b, a rezultat moe biti 0, 1 ili 210=102. Bit manje teinerezultata predstavlja zbir brojeva a i b i oznaava se sa sha, dok je bit veeteine rezultata prenos na sledeu poziciju (bit vee teine) i oznaava se saco

011 (3)110 (6)

1001 (9)+

1001 (9)1111 (15)

11000 (24)+

11.011 (3.375)10.110 (2.75)

110.001 (6.125)+


55/157

Teorijski uvod za vebu III: KONVERTOR KODA I POTPUNI SABIRA 49

(carry-out). U kombinacionoj tabeli 3.1 data je zavisnost zbira i izlaznogprenosa, sha i cood vrednosti ulaznih promenljivih.

Iz tabele 3.1 se direktno mogu formirati logikefunkcije izlaza polusabiraa:

bababas ha =+=

baco =

Tabela 3.1 Kombinaciona tabelapolusabiraa (HA)

Moe se zakljuiti da je rezultat sabiranja sha iskljuivo ILI funkcijapromenljivih a i b, dok je izlazni prenos co logika I funkcija ulaznih

promenljivih. Na slici 3.2 prikazana je logika ema i simbol polusabiraa. Kadse sabiraju viecifreni brojevi, mrea polusabiraa moe da se koristi samo zasabiranje cifara najmanje teine, s obzirom da polusabirane moe da saberecifru izlaznog prenosa sa predhodne pozicije (bita manje teine).

a) b)

Slika 3.2 Polusabira(Half-Adder): a) logi

ka ema; b) simbol

3.2.4 Potpuni sabira(Full-Adder)

Kolo potpunog sabiraa (FA) pored ulaza za dva bita koja se sabiraju, ai b,ima jo jedan ulaz,ci(carry-in)bit. On je za prenos koji se moe javiti prilikomsabiranja bitova na susednoj nioj poziciji. Izlazi potpunog sabiraa su s i c0(carry-out) i predstavljaju rezultat sabiranja i izlazni prenos, respektivno.Tabela 3.2 predstavlja kombinacionu tabelu potpunog sabiraa iji je grafikisimbol prikazan na slici 3.3.

a b co sha

0 0 0 00 1 0 11 0 0 11 1 1 0

co sha

a b

b

a sha

coHA


56/157


Slika 3.3 Grafiki simbol potpunog sabiraa

Tabela 3.2 Kombinaciona tabelapotpunog sabiraa (FA)

Do logikih izraza za izlaze s i c0 dolazi se postupkom minimizacije ovihfunkcija na osnovu kombinacione tabele. Na osnovu dobijenih logikih izrazavri se sinteza logike eme sabiraa.

a b ci s co

0 0 0 0 00 0 1 1 00 1 0 1 00 1 1 0 11 0 0 1 01 0 1 0 11 1 0 0 11 1 1 1 1

b

a s

coFA

ci


57/157

Veba III: KONVERTOR KODA I POTPUNI SABIRA 51

Z A D A T A K

1. Projektovati BCD/7-segmentni dekoderski modul prikazan na slici 3.4 a)koji se koristi za dekodiranje BCD cifara i njihovu vizuelnu prezentaciju na 7-

segmentnom displeju. U tabeli na slici 3.4 b) prikazan je BCD kd. Iz tabele sevidi da se u zavisnosti od logike kombinacije etvorobitnog ulaza u dekoder,na 7-segmentnom displeju treba prikazati jedna od deset razliitih decimalnihcifara. Za logike kombinacije ulaznih signala 1010 1111 na displeju se

prikazuje dont carestanje, tj. (svetli samo segment 6).

a) b)

Slika 3.4 a) BCD/7-segmentni dekoderski modul b) Kodiranje cifara

Formirati tabelu istinitosti 7-segmentnog dekoderskog modula tako da se na

displej, u zavisnosti od logike kombinacije na ulazima dcba, prikazuju simbolidefinisani tabelom na slici 3.4 b). Nakon toga, na osnovu tabele istinitosti,preko Karnoovih mapa doi do minimalnih oblika za funkcije izlaza dekoderay0 y6. Uzeti u obzir da iti segment svetli kad je odgoravajua promenljiva yikoja ga kontrolie u stanju logike 0.

0

1

2

3

4

5

6BCD/7-segdekoder

d

cb

y0y1y2

y3y4y5y6

7-seg. displej

a

BCD cifra0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 1

0123

d c b a

1 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 1

4567

89


58/157


d c b a y0 y1 y2 y3 y4 y5 y6

0 0 0 0

0 0 0 1

0 0 1 0

0 0 1 1

0 1 0 0

0 1 0 1

0 1 1 0

0 1 1 1

1 0 0 0

1 0 0 1

1 0 1 0

1 0 1 1

1 1 0 0

1 1 0 1

1 1 1 0

1 1 1 1

y0= __________________ y1= __________________

y2= __________________ y3= __________________

00 01 11 10

00

01

11

10

00 01 11 10

00

0111

10

00 01 11 10

00

01

11

10

00 01 11 10

00

01

11

10

badc

badc

dcdcba ba


59/157


y4= __________________ y5= __________________

y6= __________________

Implementirati BCD/7-segmentni dekoder na FPGA integrisanom kolurazvojne ploe DE1. Za to je potrebno uraditi sledee:

Kreirati novi projekat pod nazivom BCDto7_seg (dodatak A korak1). Snimiti ga na ...\Lab3\BCDto7seg.

Otvoriti novi Block Diagram/Schematic File i nazvati ga

BCDto7_seg.bdf (dodatak A korak 3). U njemu kreirati elektrinuemu dekodera (dodatak A korak 4). Ulazne signale nazvati d,c, bia, a sedam izlaznih signala, do ijih se logikih izraza dolo postupkomminimizacije u predhodnom koraku, nazvati y0, y1, y2, y3, y4, y5 iy6 (dodatak A korak 5). Preko Pin Planner editora importovati fajl

BCDto7_seg.csv koji se nalazi na lokaciji ...Pin Assignments\Lab3(dodatak A korak 6). Za definisanje logikih stanja na ulazimadekodera, ulazi dcba povezani su na logike prekidaeSW3SW2SW1SW0, respektivno. Sedam izlaza dekodera povezano je nadisplej HEX0.

Kompajlirati projekat (dodatak A korak 7) da bi se generisao .soffajl iselekcijom File>Create/Update>Create Symbol Files for Current Filekreirati logiki simbol BCD/7-segmentnog dekodera.

Programirati FPGA integrisano kolo (dodatak A korak 8). U trenutkustartovanja programiranja DE1 razvojna ploa mora biti prikljuena nanapajanje aktiviranjem tastera Power ON (SW11).

00 01 11 10

00

01

11

10

00 01 11 10

00

01

11

10

00 01 11 10

00

01

11

10

badc dc

dc

ba

ba


60/157


Testirati funkcionalnost dekodera implementiranog na FPGAintegrisanom kolu postavljanjem logikih kombinacija na ulazima dcba

i posmatranjem stanja 7-segmentnog displeja HEX0. Dokazana je funkcionalnost realizovanog kola?

DA NE _____________________________________________(komentar)

2. Analizirati kombinacionu mreu sa slike 3.5.

Slika 3.5 Blok ema konvertora binarnog u decimalni broj

b3

b2

b1

b0

BCD/7-segdekoder

II

0

1

2

3

4

56

d0

7

BCD/7-segdekoder

I

01

2

3

4

56

d1

7

logiko koloA1

komparator

a

b

s

0

1

mux2u1

y3

a

b

s

0

1

mux2u1

y2

a

b

s

01

mux2u1 y1

a

b

s

0

1

mux2u1

y0

0

z logiko koloA2

4

x0

x1x2

K3-0

HEX1

HEX0


61/157


Predstavljena kombinaciona mrea jeste konvertor etvorobitnog binarnogbroja B=b3b2b1b0 u dvocifreni decimalni ekvivalent D=d1d0. Prilikom

konverzije korien je nain kodiranja prikazan u tabeli 3.3.Komparator sa slike 3.5 daje na svom izlazu zlogiku jedinicu (1) uvek kada

je binarni broj B vei od 9. Kad je B manje ili jednako 9, izlaz komparatora jeselektorska promenljiva kombinacionog kola A2 i multipleksera 2u1. Ulogalogikog kola A2 je da generie BCD kd za cifru vee teine dvocifrenogdecimalnog broja (d1). Kad je izlaz komparatora na nivou logike 0 (binarni

broj B je manji ili jednak 9) cifra vee teine decimalnog broja je 0, a usuprotnom je 1. Uloga logikog kola A1 zajedno sa multiplekserima 2u1je dagenerie BCD kd za cifru manje teine dvocifrenog decimalnog broja (d0).Ulazi u logiko kolo A1 su tri bita manje teine binarnog broja B (b2b1b0).Stanja njegovih izlaza su od vanosti kada je binarni broj vei od 9, odnosno

kada je z=1.BCD/7-segmentni dekoderski modul je realizovan u zadatku 1 ove vebe,

dok je multiplekser 2u1projektovan u vebi broj 2, u zadatku 1.

Tabela 3.3 Kodiranje brojnih vrednosti u binarnom i decimalnom sistemu

Decimalne vrednostid1 d0

0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 0

0 1 1 1

0123

Binarne vrednostib3b2b1b0

1 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 1

456

7890

45

123

0000000

0001

11

111


62/157


Popuniti tabelu istinitosti komparatora i nakon toga, preko Karnoovih mapadoi do minimalnog oblika logike funkcijeizlazaz.

z= ___________________

Popuniti tabelu istinitosti kombinacionog kola A1. Nakon toga, na osnovutabele istinitosti, preko Karnoovih mapa doi do minimalnih oblika logikihfunkcija izlaza kola x2, x1i x0.

x2 = __________________

b3 b2 b1 b0 z

0 0 0 0

0 0 0 1

0 0 1 0

0 0 1 1

0 1 0 0

0 1 0 1

0 1 1 0

0 1 1 11 0 0 0

1 0 0 1

1 0 1 0

1 0 1 1

1 1 0 0

1 1 0 1

1 1 1 0

1 1 1 1

00 01 11 10

00

01

11

10

b2 b1 b0 x2 x1 x0

0 0 0

0 0 1

0 1 0

0 1 1

1 0 0

1 0 1

1 1 0

1 1 1

00 01 11 10

0

1

b3b2b1b0

b2

b1b0


63/157


x1 = __________________ x0 = __________________

Popuniti tabelu istinitosti kombinacionog kola A2 i nakon toga doi dominimalnog oblika logikih funkcija izlaza kolak0,k1,k2 ik3.

k3= ___________ k2= ___________

k1= ___________ k0= ___________

Implementirati konvertor binarnog u decimalni broj na FPGA integrisanomkolu razvojne ploe DE1. Koraci implementacije su sledei:

Kreirati novi projekat pod nazivom bin_to_dec (dodatak A korak 1).Snimiti ga na ...Ime Prezime br. indeksa\Lab3\bin to dec. Projektu

pridruiti fajlBCDto7seg.bdfiz projekta koji je kreiran u zadatku 1 ovevebe i fajlsimple_muxer.bdfiz projekta kreiranog u zadatku 1 vebe 2(dodatak A korak 2).

Otvoriti novi Block Diagram/Schematic File i nazvati gakomparator.bdf (dodatak A korak 3). U njemu, na osnovu logikogizraza dobijenog u postupku minimizacije, kreirati logiku emukomparatora (dodatak A korak 4). Ulazne signale nazvati b3,b2, b1ib0, a izlazni signal iz komparatora nazvati z (dodatak A korak 5).Selekcijom File>Create/Update>Create Symbol Files for Current Filekreirati logiki simbol komparatora.

Otvoriti novi Block Diagram/Schematic File i nazvati ga koloA1.bdf(dodatak A korak 3). U njemu, na osnovu logikih izraza dobijenih

postupkom minimizacije, kreirati logiku emu kola A1 (dodatak A korak 4). Ulazne signale nazvati b2, b1 i b0, a izlazne x2, x1 i x0(dodatak A korak 5). Selekcijom File>Create/Update>Create Symbol

Files for Current Filekreirati logiki simbol kola A1. Otvoriti novi Block Diagram/Schematic File i nazvati ga koloA2.bdf

(dodatak A korak 3). U njemu kreirati logiku emu kola A2 (dodatakA korak 4). Ulazni signal nazvatiza izlazne k3, k2,k1i k0(dodatak

00 01 11 100

1

00 01 11 100

1

z k3 k2 k1 k0

0

1

b1b0

b2 b2

b1b0


64/157


A korak 5). Selekcijom File>Create/Update>Create Symbol Files forCurrent Filekreirati logiki simbol kola A2.

Otvoriti novi Block Diagram/Schematic File i nazvati gabin_to_dec.bdf (dodatak A korak 3). U njemu, na osnovu blok emese slike 3.5, nacrtati logiku emu konvertora binarnog u decimalni broj(dodatak A korak 4). Ulazne signale nazvati b3,b2, b1ib0(dodatakA korak 5). Izlazni signali vode se na dva 7-segmentna displeja. Bitvee teine vodi se na displej HEX1 a bit manje teine na displejHEX0. Sedam izlaza iz BCD/7-seg dekodera I nazvati HEX1_0,HEX1_1...HEX1_6. Sedam izlaza iz BCD/7-seg dekodera II nazvatiHEX0_0, HEX0_1... HEX0_6 (dodatak A korak 5). SelekcijomFile>Create/Update>Create Symbol Files for Current File kreiratilogiki simbol dekodera. Preko Pin Planner editora importovati fajlbin_to_dec.csv koji se nalazi na lokaciji ...Pin Assignments\Lab3(dodatak A korak 6). Za definisanje logikih stanja na ulazimakonvertora, ulazi b3b2b1b0 povezani su na logike prekidaeSW3SW2SW1SW0, respektivno. Sedam izlaza BCD/7-seg dekodera I

povezano je na displej HEX1 (bit vee teine), dok je sedam izlazaBCD/7-seg dekodera II povezano na displej HEX0 (bit manje teine).

Kompajlirati projekat (dodatak A korak 7) radi generisanja .soffajla. Nakon uspenog kompajliranja programirati FPGA integrisano kolo

(dodatak A korak 8). U trenutku startovanja programiranja DE1razvojna ploa mora biti prikljuena na napajanje aktiviranjem tasteraPower ON (SW11).

Testirati funkcionalnost dekodera implementiranog na FPGA

integrisanom kolu postavljanjem logikih kombinacija na ulazimab3b2b1b0i posmatranjem stanja 7-segmentnih displeja HEX1 i HEX0.


DA NE _____________________________________________(komentar)

3. Na slici 3.6 a) prikazan je simbol potpunog sabiraa (full adder FA).Ulazi u potpuni sabira su bitovi a i b koje treba sabrati zajedno sa ulaznim

prenosom ci (carry-in). Izlazi iz potpunog sabiraa predstavljaju dvobitnubinarnu sumu c0s = a + b + ci, gde je c0 izlazni prenos (carry-out) sabiraa.Slika 3.6 b) pokazuje kako se pomou etiri jednobitna potpuna sabiraa moedobiti kombinaciona mrea koja sabira dva etvorobitna broja a3-0 i b3-0.Ovakav tip sabiraa zove se ripple-carry sabira (sabira sa serijskim

prenosom), zbog naina na koji signal prenosa prelazi sa jednog na drugipotpuni sabira.


65/157


a) b)

Slika 3.6 a) Simbol potpunog sabiraa (full adder) b) etvorobitni sabirasaserijskim prenosom (ripple-carry)

Popuniti tabelu istinitosti potpunog sabiraa. Nakon toga, na osnovu tabele

istinitosti, preko Karnoovih mapa doi do minimalnih oblika logikih funkcijaizlaza kola, si co.

co= _____________________

s = _____________________________________________________________

_____________________________________________________________

a b ci s co

0 0 0

0 0 1

0 1 0

0 1 1

1 0 0

1 0 1

1 1 0

1 1 1

00 01 11 10

0

1

00 01 11 10

0

1

FAab

cis

co

a

bci

bcia

FA

a0 cin

cout

FA FA FA

a1a2a3 b0b1b2b3

s0s1s2s3

c1c2c3


66/157


Implementirati na FPGA integrisanom kolu etvorobitni sabirasa serijskimprenosom (ripple-carry). Koraci implementacije su:

Kreirati novi projekat pod nazivom ripple_carry (dodatak A korak1). Snimiti ga na ...\Lab3\ripple carry.

Otvoriti novi Block Diagram/Schematic File i nazvati gafull_adder.bdf (dodatak A korak 3). U njemu, na osnovu logikihizraza dobijenih minimizacijom, kreirati logiku emu potpunogsabiraa (dodatak A korak 4). Ulazne signale nazvati a, b i ci, aizlazne s i co (dodatak A korak 5). SelekcijomFile>Create/Update>Create Symbol Files for Current File kreiratisimbol potpunog sabiraa.

Otvoriti novi Block Diagram/Schematic File i nazvati garipple_carry.bdf (dodatak A korak 3). U njemu kreirati etvorobitni

sabirasa serijskim prenosom prema slici 3.6 b) (dodatak A korak 4).Ulazne signale nazvatia3-0, b3-0icin. Izlazne signale nazvati s3-0,icout (dodatak A korak 5). Selekcijom File>Create/Update>Create

Symbol Files for Current File kreirati logiki simbol sabiraa saserijskim prenosom. Peko Pin Planner editora importovati fajlripple_carry.csv koji se nalazi na lokaciji ...Pin Assignments\Lab3(dodatak A korak 6). Za definisanje logikih stanja na ulazimasabiraa, ulazi a3-0, b3-0 i cinpovezani su na logike prekidae SW7-4,SW3-0 i SW9, respektivno. etvorobitni rezultat sabiranja S moe sevideti na zelenim svetleim diodama LEDG3-0, dok se stanje izlaznog

prenosa coutmoe videti na crvenoj diodi LEDG0. Kompajlirati projekat (dodatak A korak 7) da bi se generisao .soffajl. Programirati FPGA integrisano kolo (dodatak A korak 8). U trenutku

startovanja programiranja DE1 razvojne ploa mora biti prikljuena nanapajanje aktiviranjem tastera Power ON (SW11).

Za razliite vrednosti sabiraka A i B, i ulaznog prenosa cin, testiratifunkcionalnost sabiraa sa serijskim prenosom implementiranog naFPGA integrisanom kolu. ta se dobija na izlazu implementiranogsabiraa za sluajA=1001iB=0101?

LEDG3-0= ______________ Da li se javlja izlazni prenos? _________ Dokazana je funkcionalnost realizovanog kola?

DA NE _____________________________________________(komentar)

Student Datum Asistent Ocena______________ ___________ _______________ __________


67/157

Teorijski uvod za vebu IV: LEKOLA, FLIPFLOPOVI I REGISTRI 61

Veba broj 4

LEKOLA, FLIP-FLOPOVI I REGISTRI

4.1. Cilj vebe

Upoznati se sa funkcionalnou lekola, flip-flopova i prihvatnih registara.Pomou DE1 razvojne ploe proveriti funkcionalnost SR i D le kola, D MSflip-flopa i prihvatnog registra.


Pored kombinacionih kola, druga vrsta digitalnih kola su sekvencijalna kola.Kod sekvencijalnih kola stanje na izlazu zavisi kako od trenutnog stanja naulazima, tako i od prethodnog stanja na izlazima. Sekvencijalna kola u svojojstrukturi poseduju realizovane sklopove koji imaju sposobnost pamenja(memorisanja) stanja, odnosno, krae reeno, memorijske elemente. Kao

bazini memorijski elementi u digitalnoj elektronici se koriste regenerativnabistabilna kola. Jedno takvo kolo ima dva stabilna stanja i u jednom od njihostaje sve dok se pod dejstvom pobude ne prebaci u drugo stabilno stanje.Razlikuju se dve vrste bistabilnih kola: le kola i flip-flopovi. Kod le kolastanje na izlazu stalno prati promene stanja na ulazima sve dok se eventualno

postavljanjem upravljakog signala omoguavanje_rada (enable) u neaktivno

stanje ne zamrzne stanje na izlazu. Kod flip-flopova promena stanja na izlazuse inicira delovanjem odgovarajue aktivne ivice pobudnog signala - takta [6].Znai, lekolo moe menjati stanje izlaza prema stanju ulaza sve dok je ulazomoguavanja rada (ako ga kolo ima) enable u aktivnom stanju. Flip-flopdelovanjem aktivne ivice takta na takt ulazu moe menjati stanje izlaza premastanju ulaza u tom trenutku i prethodnom stanju izlaza. Promene na ulazima preaktivne ivice takta (pre vremena setup_time) i posle nje (posle vremenahold_time) ne mogu dovesti do promene stanja na izlazu.

4.2.1 Lekola

4.2.1.1 SR lekolo

Na slici 4.1 su prikazani ema SR lea realizovanog korienjem NILIlogikih kola, odgovarajui logiki simbol i funkcionalna tabela.


68/157


S

S

RR

Q

Q

Q

Q

S R

0 0

0 11 01 1

Q Q

0 11 0

0 0

n n

Q Qn+1 n+1

a) b) c)

Slika 4.1 SR lekolo sa NILI kolima: a) ema kola, b) logiki simbol,c) funkcionalna tabela.

Kolo ima dva ulaza S i R i dva izlaza Q i Q , koji moraju bitikomplementarni. Uobiajeno je da se stanje le kola izraava logikomvrednou napona na izlazu Q. Kada je Q=1, kae se da je lekolo setovano,dok se za sluaj kada je Q=0 kae da je lekolo resetovano. Rad kola je opisan

funkcionalnom tabelom. U ovoj tabeli Qn oznaava trenutno stanje lea, dokQn+1oznaava stanje lea posle dovoenja odgovarajue pobude. Za vreme doksu oba ulaza na nivou logike nule (S=R=0) SR le ostaje u jednom od dvastabilna stanja. Kombinacija S=1, R=0, dovedena na ulaze kola, vodi SR leusetovano stanje, dok ga kombinacija S=0, R=1 vodi u resetovano stanje. Potose postavljanje eljenog stanja vri dovoenjem logike jedinice naodgovarajui ulaz, kae se da je na ulazu aktivan nivo visok. KombinacijaS=R=1 je zabranjeno, ili nedozvoljeno, stanje na ulazu. Naime, ako se obaulaza aktiviraju, oba izlaza e prei u stanje logike nule. Ako se nakon togaoba ulaza istovremeno deaktiviraju, ne moe se predvideti novo stanje kola.

SR lese moe realizovati i pomou NI logikih kola. ema takvog SR lea,odgovarajui logiki simbol i funkcionalna tabela prikazani su na slici 4.2.Mogu se uoiti dve bitne razlike u odnosu na SR lesa NILI kolima. Prvo, naulazu je aktivan nivo nizak, i drugo, aktiviranjem oba ulaza, oba izlaza prelazeu stanje logike jedinice.

S

R

Q

Q

S R

0 00 1

1 01 1

1 11 0

0 1Q Qn n

Q Qn+1 n+1

a) b) c)

S

R

Q

Q

Slika 4.2 SR lesa NI kolima: a) ema kola, b) logiki simbol,

c) funkcionalna tabela

4.2.1.2 SRlesa signalom dozvole

Slika 4.3 prikazuje emu SR lea sa signalom omoguavanja rada - dozvoleu realizaciji sa NI logikim kolima i odgovarajui logiki simbol. Kolo reaguje


69/157

Teorijski uvod za vebu IV: LEKOLA, FLIPFLOPOVI I REGISTRI 63

na pobudu sa ulaza S i R samo u vremenskim intervalima kada je signaldozvole C aktivan.

S

R

C

Q

Q

a) b)

S

R

Q

Q

C

Slika 4.3 SR lekolo sa signalom dozvole: a) ema kola, b) logiki simbol

4.2.1.3 D lekolo

ema i logiki simbol D le kola su prikazani na slici 4.4. D le kolo seformira vezivanjem invertora izmeu ulaza S i R SR lea sa signalom dozvole,ime se eliminie mogunost dovoenja nedozvoljene kombinacije na ulazu. Uvremenskim intervalima kada je signal dozvole aktivan, stanje na izlazu Q prati

promene stanja na ulazu D (Q=D) (kae se da je D letransparentan). Kadase C deaktivira, lese zatvara i stanje na izlazu se zamrzava.

D

C

Q

Q

a) b)

D Q

QC

Slika 4.4 D lekolo: a) ema kola, b) logiki simbol

4.2.2

Flip-flopovi

Flip-flopovi su bistabilna kola kod kojih je promena stanja na izlazu moguasamo prilikom promene logikog nivoa taktnog signala. Razlikuju se dve vrsteflip-flopova: MS (Master-Slave) flip-flopovi, ili flip-flopovi sa impulsnimokidanjem, i flip-flopovi sa ivinim okidanjem. Okidanje MS flip-flopova sevri taktnim impulsom koji, u zavisnosti od realizacije kola, moe biti pozitivanili negativan. Ponaanje ulaznih signala u toku delovanja taktnog impulsa

definie novo stanje na izlazu, koje se uspostavlja sinhronizovano sa zadnjomivicom taktnog signala (opadajua ivica kod pozitivnog taktnog impulsa,odnosno rastua ivica kod negativnog taktnog impulsa). Kod flip-flopova saivinim okidanjem, okidanje se vri sinhronizovano sa jednom od ivica taktnog


70/157


signala, rastuom ili opadajuom. Novo stanje flip-flopa je definisano stanjemulaza u trenutku delovanja aktivne ivice takta impulsa.

4.2.2.1 SR MS flip-flop

SR MS flip-flop se realizuje pomou dva SR lekola sa signalom dozvole,kako je to prikazano na slici 4.5 a). Okidanje flip-flopa se vri pozitivnimtaktnim impulsom koji se dovodi na ulaz C. Poto su stanja ulaza za dozvoluSR leeva uvek komplementarana, SR MS flip-flop nikada nije transparentan.Taktni impuls dozvoljava upis u prvo le kolo (master). Meutim, poto jedrugo lekolo (slave) zatvoreno, promena stanja mastera ne moe se preneti naizlaz flip-flopa. Posle prestanka dejstva taktno

Digitalna Elektronika Praktikuum

Documents

Transcript of Digitalna Elektronika Praktikuum