Clase 07-1 - Violaciones Setup and Hold y Metastabilidad

7/24/2019 Clase 07-1 - Violaciones Setup and Hold y Metastabilidad

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PROCESADORES

Clase Terica N5

Violaciones Setup and Hold


2/29

Definicin del tiempo de setup

!old

" Qu sucede si una

transicin de reloj

sucede al tiempo con

un cambio en la seal

de entrada de un

flip-flop?

D #

cl$

D #D #

Com%inacional Com%inacional&'& &'&&'&Com%inacional

Entrada

E(terna D) #) D* #* D+ #+Salida

cl$

D)

#)

Tiempo

,,,,


3/29


!old

" De formaideal, la salidatoma el

estado de laentrada justoantes de latransicin delreloj.

D #

cl$

D #D #


Entrada


cl$

D)

#)

Tiempo

----

cl$

D)

#)

Tiempo

Respuesta ideal Respuesta real


4/29


!old

" Si esto llega a

suceder, la

salida queda

en estado de

metaestabilida

d

D #

cl$

D #D #


Entrada


cl$

D)

#)

Tiempo

----

cl$

D)

#)

Tiempo

Respuesta ideal Respuesta real


5/29


!old

" ara que los flip-flopsfuncionencorrectamente, se debe

cuidar que la entradade datos no !ar"e mu#cerca de la transicinde la seal de reloj.

D #

cl$

D #D #


Entrada


cl$

D+

D*

D)

setup!old

Tiempo


6/29

.etaesta%ilidad

" Qu es

metaestabilidad?

" Qu implica?

/ No se puede determinar su

estado final0

/ Tiempo indeterminado para

1ue lle2ue al estado de

D #

cl$

D #D #


Entrada


Tomado de 3i$ipedia


7/29

.etaesta%ilidad

" Si en un flip-flop no se !iola el tiempo desetup-$old, el tiempo que demora la salida

en acti!arse despus del flanco de reloj

es

pcqt


8/29

.etaesta%ilidad

" %l tiempo para que el flip-flop alcance suestado de estabilidad est& dado por la

e'presin. t

c

res e

T

TttP

=> 0)(


9/29

Causas para una 4iolacin del

tiempo setup o tiempo !old

" Qu podr"a causar una !iolacin de

los tiempos setup # $old?

D #

cl$

D #D #

Com%inacional Com%inacional&'& &'&&'&Com%inacionalEntrada



10/29





/ Causas E(ternas

/ Causas nternas

D #

cl$

D #D #




11/29





/ Causas E(ternas 6Por 1u7, 6Cmo,

/ Causas nternas

D #

cl$

D #D #




12/29



" (as seales

e'ternas no

est&n

sincroni)adascon el reloj**

Qu

podemos

D #

cl$

D #D #



cl$

D+

D*

D)

setup!old

Tiempo


13/29



" +ntroducirflip-flops en laentrada paraobligar a lasseales a est&rsincroni)adas.u&lproblemapuede surgir?

cl$

D+

D*

D)

setup!old

Tiempo

D #

cl$

D #D #


E(terna D) #) D* #* D+ #+SalidaD #

&'&

D8 #8


14/29

Sincroni9ador

" %l flip-flop $ace que sea m&s probable

que la seal D apare)ca en el momento

adecuado.

" (a seal no llega cuando f"sicamente

sucede, sino que llega con retardo.

" %l flip-flop introducido puede llegar a

D #

cl$

D #D #



&'&

D8 #8


15/29

Sincroni9ador

" %l retardo introducido por la

metaestabilidad, $ace que sea posible

que el flip-flop entre tambin en estado

metaestable.

" Qu podemos $acer para reducir la

probabilidad de que el flip-flop entre en

estado de metastabilidad?

D #

cl$

D #D #



&'&

D8 #8


16/29

Sincroni9ador

" /adir mas etapas de sincroni)acin.

" %sto $ace que la probabilidad de

metaestabilidad en el flip-flop seredu)ca m&s pero aumenta el tiempo de

retardo de llegada de la seal as"ncrona.

D #

cl$

D #D #



&'&

D8 #8


17/29





/ Causas E(ternas

/ Causas nternas 6Por 1u7, 6Cmo,

D #

cl$

D #D #



&'&

D8 #8


18/29



" %'isten dos casos

cr"ticos0

/ Violacin del tiempo de

setup0 6Cmo,

/ Violacin del tiempo de

!old0

D #

cl$

D #D #



&'&

D8 #8

cl$

D+

D*

D)

setup!old

Tiempo


19/29



" (a ra)n es que el

retardo de propagacin

de la seal desde un

ciclo de reloj $asta quese estabili)a D1 es mu#

grande

" mo se estima?

D #

cl$

D #D #



&'&

D8 #8

cl$

D+

D*

D)

setup !old

Tiempo


20/29



" u#

D #

cl$

D #D #



&'&

D8 #8

cl$

D+

D*

D)

setup !old

Tiempo

pdpcqproptotal ttt +=_


21/29



D #

cl$

D #D #



&'&

D8 #8

cl$

D+

D*

D)

setup !old

Tiempo

setupcpdpcqproptotal tTttt


22/29



" Se puede reorgani)ar la

e'presin # !er la

relacin entre tpd # 2c.

D #

cl$

D #D #



&'&

D8 #8

cl$

D+

D*

D)

setup !old

Tiempo

)(

_

pcqsetupcpd

setupcpdpcqproptotal

ttTt

tTttt

++=min_


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Refle(in:

" mo puede afectar la

metaestabilidad a una 3S4?

" Qu puedo $acer en el diseo de la

3S4 para e!itar que si llega a entrar en

estado de metaestabilidad, no afecte

gra!emente el funcionamiento del

circuito?


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Tarea:

" /!eriguar en los datas$eets de 5ilin'

sobre la familia Spartan 6/7, u&les

son los tiempos de setup # $old?

/ Auda; pueden 2uiarse por los si2uientes

documentos;

" ds55< = Spartan=+AN &P>A &amil Data S!eet0

" u2++) = Spartan=+ >eneration &P>A ?ser >uide0


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Referencias

" Digital Design and omputer

/c$itecture.

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