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AN1907Beckhoff 社 ET1100 から Microchip 社 LAN9252 への移行

注意 : この日本語版文書は参考資料としてご利用ください。最新情報は必ずオリジナルの英語版をご参照願います。

はじめに

LAN9252 は 2/3 ポート EtherCAT® スレーブコントローラです。本製品は全二重 TX トランシーバを備え、100 Mbps 動作 (100BASE-TX) をサポートする 2 つの Ethernet PHY を内蔵しています。LAN9252 は HP Auto-MDIX に対応しており、ストレートおよびクロスケーブルを使えます。外付けのファイバトランシーバで 100BASE-FX にも対応します。本製品は MII ポートを追加でき、3 ポートスレーブとして構成できます。このポートは、外部 PHY に接続して既存のデイジーチェーン間にタップを形成できます。また他の LAN9252 に接続して 4 ポートソリューションを構成する事もできます。

本書の目的は、Beckhoff 社 ET1100 から Microchip 社 LAN9252 への移行について説明する事です。

機能概要

LAN9252 EtherCAT モジュールは、4 KB DPRAM を備えた 3 ポート EtherCAT スレーブコントローラ、4 つの SyncManager、3 つのフィールドバスメモリ管理ユニット (FMMU)、64 ビット Distributed Clock を実装しています。

各ポートは Ethernet フレームを受信し、フレームチェックを実行し、そのフレームを次のポートに転送します。受信フレームのタイムスタンプは受信時に生成します。ポートにリンクがない、ポートが利用できない、またはそのポートに対してループが閉じている場合、各ポートはループバック機能で Ethernet フレームを次の論理ポートに転送します。ポート 0 のループバック機能がフレームを EtherCAT 処理ユニットに転送します。ループの設定は EtherCAT マスタで制御できます。

パケットは以下の順に転送されます。ポート 0 -> EtherCAT 処理ユニット -> ポート 1 -> ポート 2EtherCAT 処理ユニット (EPU) は、EtherCAT データストリームを受信、解析、処理します。EtherCAT 処理ユニットの主な目的は、EtherCAT スレーブコントローラ (ESC) の内部レジスタとメモリ空間へのアクセスを制御する事です。これらの内部レジスタとメモリ空間は、EtherCAT マスタとローカルアプリケーションの両方からアドレス指定できます。マスタアプリケーションとスレーブアプリケーションの間のデータ交換はデュアルポートメモリ ( プロセスメモリ )と似ており、さらに整合性検証 (SyncManager)、データの割り当て (FMMU)といった拡張機能を備えています。

* EtherCAT® は、ドイツ Beckhoff Automation GmbH 社の登録商標および特許技術です。

著者 : Kansal Mariam Banu Shaick IbrahimMicrochip Technology Inc.

2016 Microchip Technology Inc. DS00001907B_JP - p. 1

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1.0 ハードウェアの移行

図 1 に、ET1100 から LAN9252 へのアプリケーションレベルのハードウェアの移行を示します。表 1 に、ESC 機能の相違点をまとめます。比較のため、ET1100 と LAN9252 の機能レベルのブロック図を図 2 と図 3 に示します。

図 1: ET1100 から LAN9252 へのアプリケーションの移行

表 1: 主な ESC 機能の比較

機能 ET1100 LAN9252

ポート 2 ～ 4( 各 EBUS/MII) 2 x 内蔵 PHY1 x MII

FMMU 8 3SyncManager 8 4

RAM (KB) 8 4Distributed Clock 64 ビット 64 ビット

プロセスデータインターフェイス

デジタル I/O 32 ビット 16 ビット

通常モードの SPI スレーブ (SPICLK ≦ 30 MHz) サポート (SPICLK ≦ 20 MHz) サポート (SPICLK ≦ 30 MHz)高速モードの SPI スレーブ (SPICLK ≦ 80 MHz) - サポート

デュアル / クワッド SPI スレーブ (SPICLK ≦ 80 MHz) - サポート SQI SPI スレーブ (SPICLK ≦ 80 MHz) - サポート

8/16 ビットノンマルチプレクスバスインターフェイス同期 / 非同期バス非同期バス

8/16 ビットマルチプレクスバスインターフェイス - 非同期バス

DS00001907B_JP - p. 2 2016 Microchip Technology Inc.

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図 2: ET1100 ESC のブロック図

図 3: LAN9252 ESC のブロック図


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以下のセクションでは、LAN9252 の特長を説明します。
1.1 EtherCAT CSR とプロセスデータ RAM のアクセス

EtherCAT CSR を使うと、EtherCAT コアの各種パラメータにレジスタレベルでアクセスできます。EtherCAT に関係するレジスタは、アクセス方法に基づいて主に 2 つのカテゴリ、つまり直接と間接に分類できます。

直接アクセス EtherCAT レジスタは、メインシステム CSR に属します。これらのレジスタはデータ / コマンドレジスタとして間接 EtherCAT コアレジスタへのアクセスに使います。

間接アクセス EtherCAT コアレジスタは EtherCAT コア内部にあるため、EtherCAT CSR インターフェイスデータレジスタ (ECAT_CSR_DATA) および EtherCAT CSR インターフェイスコマンドレジスタ (ECAT_CSR_CMD) 経由でアクセスする必要があります。間接アクセス EtherCAT コア CSR を使うと、EtherCAT コアの各種設定可能パラメータ全てにアクセスできます。

1000h から始まる EtherCAT コアプロセスデータ RAM は、EtherCAT CSR インターフェイスデータレジスタ (ECAT_CSR_DATA) および EtherCAT CSR インターフェイスコマンドレジスタ (ECAT_CSR_CMD) 経由で間接的にアクセスできます。EtherCAT コアプロセスデータ RAM は、EtherCAT プロセス RAM 読み出しデータ FIFO (ECAT_PRAM_RD_DATA) と EtherCAT プロセス RAM 読み出しコマンドレジスタ (ECAT_PRAM_RD_CMD) を使う事で、さらに効率的にアクセスできます。

1.2 内蔵 PHY本製品は自動ネゴシエーションと HP Auto-MDIX に対応する IEEE 802.3 PHY を 2 個内蔵し、100 Mbps 銅線 (100BASE-TX) または 100 Mbps ファイバ (100BASE-FX) で動作するように設定できます。

機能的には、各 PHY は以下のように区分できます。

• 100BASE-TX 送信と 100BASE-TX 受信

• 自動ネゴシエーション

• HP Auto-MDIX• PHY 管理制御と PHY 割り込み

• PHY パワーダウンモード

• リセット

• リンクインテグリティテスト

• ケーブル診断

• ループバック動作

• 100BASE-FX 遠端エラー表示

図 4 に物理 PHY の主な機能ブロックを示します。

図 4: LAN9252 PHY のブロック図

HP Auto-MDIX

TXPx/TXNx

RXPx/RXNxTo External Port x Ethernet Pins

100Transmitter

100 Reciever

MIIMAC

Interface

MII

MDIO

Auto-Negotiation

To Port x EtherCAT MAC

To EtherCAT core PLL

PHY ManagementControl

Registers

FromSystem Clocks Controller

Interrupts

To System Interrupt Controller


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スター型またはツリー型ネットワークトポロジに対応するため、本製品は MII ポートを追加でき、3 ポートスレーブとして構成できます。このポートは外部 PHY に接続できます。
既定値では、内蔵 PHY は 100 Mbps、全二重動作に設定されています。自動ネゴシエーションは 100BASE-TX モードでは有効、100BASE-FX モードでは無効です。また EtherCAT コアは必要に応じて設定をチェック、更新します。

既定値では、外部 PHY は 100 Mbps、自動ネゴシエーション有効、全二重動作に設定する必要があります。EtherCAT コアは必要に応じて設定をチェック、更新します。

1.3 チップモード

LAN9252 は以下のチップモードをサポートします。

• 2 ポートモード : ポート 0、1 を内蔵 PHY A、B に接続する。

• 3 ポートダウンストリームモード : ポート 0、1 を内蔵 PHY A、B に接続し、ポート 2 を外部 MII ピンに接続する。

• 3 ポートアップストリームモード : ポート 2、1 を内蔵 PHY A、B に接続し、ポート 0 を外部 MII ピンに接続する。

表 2 に示すように、これらのモードは CHIP_MODE1 と CHIP_MODE0 の EtherCAT チップモードストラップで選択します。

表 2: Chip_Mode[1:0] の設定

1.4 プロセスデータインターフェイス (PDI)以下のセクションでは、ET1100 から LAN9252 へのハードウェアとソフトウェアの移行の詳細を説明します。

表 3 に、ET1100 と LAN9252 の PDI の比較を示します。

CHIP_MODE1 CHIP_MODE0 モード

0 0 2 ポートモード

0 1 予約済み

1 0 3 ポートダウンストリームモード

1 1 3 ポートアップストリームモード

表 3: PDI の比較

PDI タイプ ET1100 LAN9252

デジタル I/O インターフェイス 32 の設定可能デジタル I/O をサポート 16 の設定可能デジタル I/O をサポート

SPI( 通常 R/W) サポート(4 線、SPI クロック最大 20 MHz)

サポート(4 線、SPI クロック最大 30 MHz)

SPI( 高速 R/W) サポートせずサポート(4 線、SPI クロック最大 80 MHz)

SPI( デュアル /クワッドデータ R/W)

サポートせずサポート (4 または 6 線、SPI クロック最大 80 MHz)

SPI( デュアル /クワッドアドレス / データ R/W)

サポートせずサポート (4 または 6 線、SPI クロック最大 80 MHz)

SQI R/W サポートせずサポート(6 線、SPI クロック最大 80 MHz)

非同期マルチプレクスアドレス /データバスインターフェイス

サポートせず HBI マルチプレクス単相 8 ビットをサポート

HBI マルチプレクス単相 16 ビットをサポート

HBI マルチプレクス 2 相 8 ビットをサポート

HBI マルチプレクス 2 相 16 ビットをサポート


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1.4.1 デジタル I/O PDI

1.4.1.1 ハードウェアの移行

デジタル I/O PDI の ET1100 から LAN9252 への移行では、以下の事項に注意する必要があります。

1. 設定可能デジタル I/O 数は 32 から 16 に減少します。

2. EEPROM_LOADED ピン機能は、LAN9252 では使えません。 a) ET1100 の EEPROM_LOADED は、PDI が使える事を示します。

b) ET1100 の EEPROM_LOADED は、PDI では任意です。

3. OE_CONF ピン機能は、LAN9252 では使えません。従って、出力ドライバは OE_EXT でのみ有効になります。

a) 出力イネーブル信号 OE_EXT を Low に設定した場合、または SyncManager のウォッチドッグがタイムアウトした場合、ET1100 の OE_CONF が出力ドライバの挙動を制御します。

b) 双方向モードでは ET1100 の OE_CONF は無視されます。OE_EXT が Low の場合、またはウォッチドッグがタイムアウトした場合、出力イベント中 I/O は Low に駆動されます。

図 5 に、デジタル I/O PDI モードの ET1100 から LAN9252 へのハードウェアの移行を示します。

1.4.2 同期ノンマルチプレクスバスインターフェイス

同期ノンマルチプレクス 8/16 ビット PDI は ET1100 でのみサポートされています。LAN9252 は同期 8/16 ビットインターフェイスをサポートしていません。従って、ユーザは以下のセクションで説明する代わりの PDI( 例 : 非同期 8/16 ビットマルチプレクスインターフェイス、非同期 8/16 ビットノンマルチプレクスインターフェイス、SPI/SQI) を選択する必要があります。

非同期ノンマルチプレクスアドレス /データバスインターフェイス

8 ビットマイクロコントローラインターフェイスをサポート

HBI インデックス付き 8 ビットをサポート


HBI インデックス付き 16 ビットをサポート

同期ノンマルチプレクスアドレス /データバスインターフェイス


サポートせず


サポートせず

図 5: デジタル I/O PDI の移行

表 3: PDI の比較 ( 続き )PDI タイプ ET1100 LAN9252

ET1100

I/O[31:0]LATCH_IN

OUTVALID

SOF

OE_EXT

OE_CONF

WD_TRIG

EEPROM_LOADED

LAN9252

I/O[15:0]LATCH_IN

OUTVALID

SOF

OE_EXT

EOF

WD_TRIG

EOFTransition


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1.4.3 非同期ノンマルチプレクスバスインターフェイス

非同期ノンマルチプレクスバスインターフェイスの ET1100 から LAN9252 への移行では、ハードウェアに関して以下の事に注意する必要があります。

1. 8 ビットマイクロコントローラインターフェイス

a) ET1100 の非同期 8 ビットコントローラインターフェイスは、LAN9252 の HBI インデックス付き 8 ビットモードに直接置き換える事ができます。

b) アドレスライン数は 16 から 5 に減少します。LAN9252 はインデックス付きアドレス指定モードを使い、インデックスレジスタと CSR/FIFO で ECAT レジスタを間接的にアクセスできるためです。

2. 16 ビットマイクロコントローラインターフェイス

a) ET1100 の非同期 16 ビットコントローラインターフェイスは、LAN9252 の HBI インデックス付き 16 ビットモードに直接置き換える事ができます。

b) アドレスライン数は 15 から 4 に減少します。LAN9252 はインデックス付きアドレス指定モードを使い、インデックスレジスタと CSR/FIFO で ECAT レジスタを間接的にアクセスできるためです。

c) LAN9252 の A[0] は、16 ビットインデックスモードでは無視されます。




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図 6 に、8 ビット非同期インターフェイスの ET1100 から LAN9252 へのハードウェアの移行を示します。
図 6: 8 ビット非同期バスインターフェイスの移行

uController(async)

LAN9252(IndexedMode)

A[4:0]

WR

RD

CS

D[7:0]

Inte

rrup

tsAs

ync 8

bit b

us In

terfa

ce

SYNC0SYNC1

IRQ

LAN9252 : HBI Indexed Mode 8-bit

ET1100 : Async non-multiplexed interface 8-bit

ET1100

Transition


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図 7 に、16 ビット非同期インターフェイスの ET1100 から LAN9252 へのハードウェアの移行を示します。
図 7: 16 ビット非同期バスインターフェイスの移行

ET1100 : Async non-multiplexed interface 16-bit

ET1100

uController(async)

LAN9252(IndexedMode)

A[4:1]

WR

RD

CS

D[15:0]

Inte

rrup

tsAs

ync 8

bit b

us In

terfa

ce

SYNC0SYNC1

IRQ

LAN9252 : HBI Indexed Mode 16-bit

Transition


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1.4.3.2 ソフトウェアの移行

非同期ノンマルチプレクスバスインターフェイスの ET1100 から LAN9252 への移行では、ソフトウェアにおいて以下の事項に注意する必要があります。

1. PDI 制御レジスタ「0x0140」の PDI タイプ値は、ET1100 と LAN9252 で異なります。 a) 8 ビット非同期マイクロコントローラインターフェイス

ET1100 の PDI タイプ = 0X09hLAN9252 の PDI タイプ = 0X8Ch

b) 16 ビット非同期マイクロコントローラインターフェイス ET1100 の PDI タイプ = 0X08hLAN9252 の PDI タイプ = 0X8Dh

2. アドレス指定モードの移行 :a) ET1100 は直接アクセスモードを使用

これにより、間に FIFO を使わず、ホストから EtherCAT コアレジスタに直接アクセスできます。

ホストは EtherCAT コアレジスタに直接アクセスするために、16 本のアドレスライン ADR[15:0] (8 ビットモードの

場合 ) または 15 本のアドレスライン ADR[15:1] (16 ビットモードの場合 ) で EtherCAT レジスタアドレスを送る

必要があります。

b) LAN9252 は間接アクセスモードを使用

これにより、システム CSR、内蔵 FIFO、メモリにアクセスできます。

ECAT 制御およびステータスレジスタ ( アドレスレンジ 0000h ～ 0FFFh) は、CSR レジスタで間接的にアクセス

できます。 ECAT プロセス RAM( アドレスレンジ 1000h ～ 1FFFh) は、16 段 32 ビット幅の FIFO で間接的にアクセスできます。

ホストは EtherCAT コアレジスタに間接的にアクセスするために、5 本のアドレスライン A[4:0] (8 ビットモードの場合 ) または 4 本のアドレスライン A[4:1] (16 ビットモードの場合 )でインデックスレジスタアドレスを送る必要があ

ります。インデックス付きアドレス指定モードは以下のセクションで説明します。

1.4.3.2.1 LAN9252: インデックス付きアドレスモード

インデックス付きアドレスモードでは、デバイスの内部レジスタおよびメモリへのアクセスはインデックスおよびデータレジスタで間接的に割り当てられます。必要な内部アドレスは特定のオフセットでデバイスに書き込まれます。対応するデータレジスタのアドレスがアクセスされると、書き込み済みの値が内部アドレスとして使われます。3 つのインデックス / データレジスタセットを備えているため、マルチスレッド動作が可能であり、あるスレッドが別のスレッドによってセットされたインデックスを破損させる心配はありません。インデックス / データペアごとにエンディアンを設定できます。FIFO へのアクセスには、別のデータレジスタを備えています。

表 4、「ホストバスインターフェイスのインデックス付きアドレスモードのレジスタマップ」に、ホストアドレスのレジスタマップを示します。8 ビットデータモードでは、ホストアドレス入力 (A[4:0]) はバイトアドレスです。 16 ビットデータモードでは、ADDR0 は備えておらず、ホストアドレス入力 (A[4:1]) はワードアドレスです。

EtherCAT プロセス RAM は FIFO で直接アクセスでき、アドレス 18h ～ 1Bh を読み書きする事で FIFO にアクセスできます。タイミング図の詳細は LAN9252 データシート「DS00001909A」を参照してください。

表 4: ホストバスインターフェイスのインデックス付きアドレスモードのレジスタマップ

バイトアドレス記号レジスタ名

00h ～ 03h HBI_IDX_0 ホストバスインターフェイスインデックスレジスタ 004h ～ 07h HBI_DATA_0 ホストバスインターフェイスデータレジスタ 008h ～ 0Bh HBI_IDX_1 ホストバスインターフェイスインデックスレジスタ 10Ch ～ 0Fh HBI_DATA_1 ホストバスインターフェイスデータレジスタ 110h ～ 13h HBI_IDX_2 ホストバスインターフェイスインデックスレジスタ 214h ～ 17h HBI_DATA_2 ホストバスインターフェイスデータレジスタ 218h ～ 1Bh PROCESS_RAM_FIFO プロセス RAM 書き込みデータ FIFO

プロセス RAM 読み出しデータ FIFO1Ch ～ 1Fh HBI_CFG ホストバスインターフェイスコンフィグレーションレジスタ


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1.4.4 SPI スレーブインターフェイス

SPI スレーブインターフェイスの ET1100 から LAN9252 への移行では、ハードウェアにおいて以下の事項に注意する必要があります。



2. ET1100 の SPI_IRQ は LAN9252 の IRQ 信号に置き換わります。SPI 割り込みはソフトウェアで内部的に IRQ に割り当てる事ができます。

3. LAN9252 を SPI モードに設定した場合、 a) 16 の GPIO が追加で提供されます ( チップモード選択を 2 ポートモードに設定した場合 )。b) 第 3 のネットワークポートを有効にして MII ポートを追加できます ( チップモード選択を 3 ポートモードに

設定した場合 )。c) 以下のセクションでは、上述の 2 つのモードについて説明します。

4. LAN9252 が提供するその他の SPI 機能

a) LAN9252 は、以下に示すその他の SPI PDI タイプをサポートします。これらは ET1100 ではサポートされていません。

デュアル / クワッド SPI( 最大 80 MHz の読み書き )SQI( 最大 80 MHz の読み出し / 書き込み )

b) これらの機能の 1 つを選択すると、SPI アクセス時間を低減しスループット性能を向上させる事ができます。

c) SPI 命令を使うと、各種 SPI モードと読み書き動作を制御できます。


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図 8 に、SPI スレーブインターフェイスの ET1100 から LAN9252 へのハードウェアの移行を示します。
図 8: SPI スレーブインターフェイスの移行

SPI MASTER(uController)

LAN9252(SPI SLAVE)

SCS_NSCK

SI (SIO0)SO (SIO1)

LAN9252 : SPI Interface

SIO2SIO3NC

SPI

Inte

rrup

ts SYNC0SYNC1

IRQ

ET1100 : SPI Interface

Transition


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1.4.4.1.1 LAN9252: SPI + GPIO
LAN9252 を SPI モードに設定している場合も、16 の GPIO が追加されます ( 図 9 に示すようにチップモード選択を2 ポートモードに設定した場合 )。

Note: チップモード選択については、本書の「チップモード」のセクションで説明しています。

図 9: LAN9252 の PDI (SPI + 16 GPIO)


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1.4.4.1.2 LAN9252: 拡張モード (SPI + MII)LAN9252 を SPI モードに設定している場合、第 3 のネットワークポートを有効にして MII ポートを追加できます ( 図 10 に示すようにチップモード選択を 3 ポートモードに設定した場合 )。このポートは外部 PHY に接続して、スター型またはツリー型ネットワークトポロジを構成できます。または、他の LAN9252 に接続して 4 ポートソリューションを構成できます。このポートはアップストリームとダウンストリームのどちらにも設定できます。
1.4.4.2 ソフトウェアの移行

SPI スレーブインターフェイスの ET1100 から LAN9252 への移行では、ソフトウェアにおいて以下の事項に注意する必要があります。

1. PDI 制御レジスタ「0x0140」の PDI タイプ値は、ET1100 と LAN9252 で異なります。 a) ET1100 の PDI タイプ = 0X05b) LAN9252 の PDI タイプ = 0X80

2. EtherCAT コアレジスタアクセスモードの移行 :a) ET1100 は直接アクセスモードを使用

これにより、間に FIFO を使わず、ホストから EtherCAT コアレジスタに直接アクセスできます。

b) LAN9252 は間接アクセスモードを使用これにより、システム CSR、内蔵 FIFO、メモリにアクセスできます。

ECAT 制御およびステータスレジスタ ( アドレスレンジ 0000h ～ 0FFFh) は、CSR レジスタで間接的にアクセス

できます。 ECAT プロセス RAM( アドレスレンジ 1000h ～ 1FFFh) は、16 段 32 ビット幅の FIFO で間接的にアクセスできます。

3. 間接アクセスモードのため、LAN9252 は ET1100 に対して以下のフローチャートに示すような追加の手順を必要とします。

Note: チップモード選択については、本書の「チップモード」のセクションで説明しています。

図 10: LAN9252 の PDI (SPI + MII)


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図 11 に、SPI スレーブインターフェイス経由の制御およびステータスレジスタ読み出しアクセスの、ET1100 から LAN9252 へのソフトウェアの移行を示します。
図 11: SPI 経由 ECAT 制御およびステータスレジスタ読み出しアクセスの ET1100 から LAN9252 への移行

Write in CSR_CMDSet addr

Set Length (max 4 bytes)Set b30 = 1Set b31 = 1

CSR_CMD.31 = 0 ?

START

Read CSR_Data 4 Bytes(max 4 bytes)

YES

YES

CMDbyte0

adrbyte1

adrbyte2

Data (4byte)Byte3..6

Set Adr = 304h

Set Address, Length,b30 = Read and B31 = CSR busy

NO CMDbyte0

adrbyte1

adrbyte2


Set Adr = 304h

Read CSR_CMD.31 = 0

Single register Write method

Single register Read method

CMDbyte0

adrbyte1

adrbyte2


Set Adr = 300h

Read 4 byte


LAN9252 : EtherCAT Control/Status registers Read

START

adr

byte0

cmd

byte1

adr Data

Byte3..FFh

ET1100 : EtherCAT Control/Status registers Read

Transition

Note:CSRCMD : EtherCAT CSR interface Command Register (Address = 304h)CSR_DATA = EtherCAT CSR interface Data register (Address = 300h)

CSRCMD: EtherCAT CSR インターフェイスコマンドレジスタ

( アドレス = 304h)CSR_DATA = EtherCAT CSR インターフェイスデータレジスタ

( アドレス = 300h)


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図 12 に、SPI スレーブインターフェイス経由の制御およびステータスレジスタ書き込みアクセスの ET1100 から LAN9252 へのソフトウェアの移行を示します。

図 12: SPI 経由 ECAT 制御およびステータスレジスタ書き込みアクセスの ET1100 から LAN9252 への移行

Write in CSR_CMDSet addr

Set Length (max 4 bytes)Set b30 = 1Set b31 = 1

CSR_CMD.31 = 0 ?

START

Write CSR_Data 4 Bytes(max 4 bytes)

CMDbyte0

adrbyte1

adrbyte2


Set Adr = 304h

Set Address, Length,b30 = Read and B31 = CSR busy

YES CMDbyte0

adrbyte1

adrbyte2


Set Adr = 304h

Read CSR_CMD.31 = 0Check CSR Busy

is cleared

Single register Write method


CMDbyte0

adrbyte1

adrbyte2


Set Adr = 300h

Read 4 byte


LAN9252 : EtherCAT Control/Status registers Write

START

adr

byte0

cmd

byte1

adr Data

Byte3..FFh

ET1100 : EtherCAT Control/Status registers Write

Transition

Note:CSRCMD : EtherCAT CSR interface Command Register (Address = 304h)CSR_DATA = EtherCAT CSR interface Data register (Address = 300h)

Min wait period

CSRCMD: EtherCAT CSR インターフェイスコマンドレジスタ

( アドレス = 304h)CSR_DATA = EtherCAT CSR インターフェイスデータレジスタ

( アドレス = 300h)


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図 13 に、SPI スレーブインターフェイス経由のプロセス RAM 読み出しアクセスの、ET1100 から LAN9252 へのソフトウェアの移行を示します ( 例 : SPI 経由の 6 バイトのプロセスデータの読み出し )。

図 13: SPI 経由 ECAT プロセス RAM 読み出しアクセスの ET1100 から LAN9252 への移行

Set R_ADR_LEN = Length + Address

Set RCMD.31 = 1

RCMD.0=1RCMD.12:8 >= 2

START

Read Data 6 Bytes(max 64 bytes)

YES

YES

CMDbyte0

adrbyte1

adrbyte2



Set Adr = 308h

Set Length + Address

Set RCMD.31 = 1

NO CMDbyte0

adrbyte1

adrbyte2


Set Adr = 30Ch

Read RCMD.0=1

RCMD.12:8 >= 2

Multiple register write method


CMDbyte0

adrbyte1

adrbyte2



Set Adr = 00h Read

First 4 byte

Multiple register Read method

Read Second 4 byte

LAN9252 : EtherCAT Process RAM Read

START

adr

byte0

cmd

byte1

adr Data

Byte3..FFh

ET1100 : EtherCAT Process RAM Read

Transition

Note1:RCMD : EtherCAT Process RAM Read Command Register (Address = 30Ch)R_ADR_LEN = EtherCAT Process RAM Read Address and Length Register (Address = 308h)

Note2: If the delay after setting RCMD.31 = 1 is higher than minimum wait period, then verifying (RCMD.0 =1 RCMD.12:8 >= 2) is not required (Assuming FIFO has valid data to Read) and this step can be bypassed. This will reduce SPI access time

See Note 2

Note1:RCMD: EtherCAT プロセス RAM 読み出しコマンドレジスタ ( アドレス = 30Ch)R_ADR_LEN = EtherCAT プロセス RAM 読み出しアドレスおよび長さレジスタ ( アドレス = 308h)

Note2: RCMD.31 = 1 を設定した後の遅延が最小待機期間より長い場合、「RCMD.0 = 1 RCMD.12:8 ≧ 2」の

検証は不要であり ( 有効な読み出しデータが FIFO にあると見なして )、この手順は省略できます。これ

により、SPI アクセス時間は減少します。


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図 14 に、SPI スレーブインターフェイス経由のプロセス RAM 書き込みアクセスの、ET1100 から LAN9252 へのソフトウェアの移行を示します ( 例 : SPI 経由の 16 バイトのプロセスデータの書き込み )。

1.4.5 非同期マルチプレクスバスインターフェイス

LAN9252は、非同期マルチプレクス8/16ビットPDIもサポートします。これらはET1100ではサポートされていません。従って、ホストがサポートしている場合、ユーザは以下に示す PDI のいずれか 1 つを選択する事もできます。 1. 8 ビットマルチプレクス HBI モード ( 単相 )2. 16 ビットマルチプレクス HBI モード ( 単相 )3. 8 ビットマルチプレクス HBI モード (2 相 )4. 16 ビットマルチプレクス HBI モード (2 相 )

図 14: SPI 経由 ECAT プロセス RAM 書き込みアクセスの ET1100 から LAN9252 への移行

Set W_ADR_LEN = Length + AddressSet WCMD.31 = 1

START

Write Data 16 Bytes(max 64 bytes)

CMDbyte0

adrbyte1

adrbyte2



Set Adr = 308h

Set Length + Address

Set WCMD.31 = 1

Multiple register write method

CMDbyte0

adrbyte1

adrbyte2



Set Adr = 020h

Write First 4 byte

Multiple register Write method

Write Second 4 byte



Write Third 4 byte

Write Fourth 4 byte

LAN9252 : Process RAM WRITE

START

adrbyte0

cmd

byte1

adr DataByte3..FFh

ET1100 : Process RAM Write

Transition

Note1:WCMD : EtherCAT Process RAM Write Command Register (Address = 314h)W_ADR_LEN = EtherCAT Process RAM Write Address and Length Register (Address = 310h)

Note1:WCMD: EtherCAT プロセス RAM 書き込みコマンドレジスタ ( アドレス = 314h)W_ADD_LEN = Ether CAT プロセス RAM 書き込みアドレスおよび長さレジスタ ( アドレス = 310h)


AN1907
図 15に、各種マルチプレクスHBIモードでのマイクロコントローラと LAN9252の間のハードウェア接続を示します。
1.4.6 デュアル / クワッド SPI および SQI スレーブインターフェイス

LAN9252 は、高速 ( 最大 80 MHz) のデュアル / クワッド SPI と SQI もサポートしています。これらは ET1100 ではサポートされていません。

従って、ホストがサポートしている場合、ユーザは以下に示す SPI PDI のいずれか 1 つを選択する事もできます。これにより、高い SPI 周波数とデータ共有に使う SPI ライン数 ( デュアル SPI には 2 ライン、クワッド SPI と SQI には 4 ライン ) に基づいて、SPI アクセス時間を低減します。 1. 高速 SPI2. デュアル出力またはデュアル入出力 SPI3. クワッド出力またはクワッド入出力 SPI4. SQI

図 15: 各種マルチプレクス HBI モードでの LAN9252 のハードウェア接続

8-bit Multiplexed HBI mode: 1 Phase

uController(async) LAN9252

AD[15:0]

WR

16-bit Multiplexed HBI mode : 1 Phase

RD

CS ALELO

ALEHI

Note: The POLARITY of WR, RD, CS, ALELO and ALEHI can be CONTROLLED


AD[15:0]

WR

RD

CS ALELO

ALEHI

8-bit Multiplexed HBI mode: 2 Phase


AD[15:0]

WR

16-bit Multiplexed HBI mode : 2 Phase

RD

CS ALELO ALEHI


AD[7:0]

WR

RD

CS ALELO ALEHI

SYNC0SYNC1IRQ

SYNC0SYNC1IRQ

SYNC0SYNC1IRQ

SYNC0SYNC1IRQ

Inte

rrup

tsIn

terr

upts

Inte

rrup

tsIn

terr

upts

Note: WR、RD、CS、ALELO、ALEHI の極性は変更できます。


AN1907
図 16 に、各種 SPI モードでのマイクロコントローラと LAN9252 の間のハードウェア接続を示します。
図 16: 各種 SPI モードでの LAN9252 のハードウェア接続


SPI SLAVE(LAN9252)

SCS_NSCK

SI (SIO0)SO (SIO1)

Normal and FAST READ/WRITE

SQI,QUAD O/p and QUAD I/O READ/WRITE

SIO2SIO3NC


SPI SLAVE(LAN9252)

SCS_NSCK

SIO2SIO3

SIO0SIO1

DUAL O/P and DUAL I/O READ/WRITE


SPI SLAVE(LAN9252)

SCS_NSCKSIO0SIO1

SIO2SIO3NC

Interr

upts

SYNC0SYNC1

IRQ

Interr

upts

SYNC0SYNC1

IRQ

Interr

upts

SYNC0SYNC1

IRQ


AN1907

2.0 ソフトウェアの移行

本セクションでは、プロセスデータインターフェイス (PDI) に関するソフトウェアの移行について説明します。

EtherCAT スレーブスタックアーキテクチャは効果的に抽象化されているため、ET1100 から LAN9252 へのファームウェアの移植は簡単です。HAL (Hardware Abstraction Layer) は、EtherCAT スタックのミドルウェアとアプリケーション層へのフック (API) を備えています。これによりハードウェアの変更をカプセル化し、各種ハードウェアプラットフォームへのアプリケーションの移植に要する工数を削減します。そのため、LAN9252 特有の修正を HALに加えるだけで、アプリケーションは ET1100 を使った場合と同じように動作します。 PIC32 ユーザの場合 :LAN9252 の HAL の変更の詳細は『Microchip 社 LAN9252 SDK と Beckhoff 社 EtherCAT SSC の統合』(AN1916) を参照してください。

その他の SoC ユーザの場合 :LAN9252 の HAL を変更するには、LAN9252 のデータシートを参照してください。

2.1 スレーブコンフィグレーションヘッダ (ecat_def.h)定義済みハードウェア設定の一覧は ecat_def.h ヘッダファイル内にあります。このファイルに以下の変更を加える必要があります。

1. 図 17 に示すように、LAN9252 の仕様に従ってメールボックスと PDRAM 読み書きサイズを変更する必要があります。

図 17: ecat_def.h の編集 ( メールボックスと PDRAM 読み書きサイズの変更 )


AN1907
2. 図 18 に示すように、LAN9252 では ESC EEPROM エミュレーションを無効にする必要があります。
2.2 割り込みの設定

ET1100 ファームウェアで AL_EVENT_ENABLED または DC_SUPPORTED を 1 に定義済みの場合、以下の手順に従う必要があります。

1. LAN9252 と PIC24 に同じ割り込み極性を設定する。例えば、PIC24 ESC の割り込みラインを負エッジに設定している場合、LAN9252 IRQ ラインはアクティブ Low に設定します。LAN9252 SDK の 9252_HW.c 内の HW_Init() API を参照してください。

2. SYNC0/SYNC1 の割り込み極性も、LAN9252 と PIC24 の両方に対して同じ設定にする。例えば、PIC24 SYNC0/SYNC1 ラインを負エッジに設定している場合、LAN9252 SYNC0/SYNC1 はアクティブ Low に設定します。表 5 に示すように、SYNC0/SYNC1 設定は EEPROM で変更できます。

表 5: SYNC0/SYNC1 の EEPROM 設定

図 18: ecat_def.h の編集 (ESC EEPROM エミュレーションの無効化 )

図 19: 割り込みの設定

SYNC/LATCH PDI コンフィグレーションレジスタ(0151h)

SYNC1 マップ 1 / [15]

SYNC1/LATCH1 設定 1 / [14]

SYNC1 出力ドライバ / 極性 1 / [13:12]

SYNC0 マップ 1 / [11]

SYNC0/LATCH0 設定 1 / [10]

SYNC0 出力ドライバ / 極性 1 / [9:8]


AN1907
2.3 ESI ファイル
ESC の設定は LAN9252 と ET1100 で異なります。従って、ESI ファイルを以下のように変更する必要があります。

1. 変更する ET1100 の ESI ファイルを開く。

2. XML ファイル内の「ConfigData」を検索し、それを図 20 に示すように変更し、ファイルを保存する。

LAN9252 の EEPROM の内容の変更の詳細は LAN9252 データシートを参照してください。

2.4 SPI スレーブコントローラ

SPI コマンドは LAN9252 と ET1100 で異なります。従って、SPI ドライバを変更する必要があります。

2.4.1 ET1100 SPI アドレスモード

SPI スレーブインターフェイスは 2 つのアドレスモード、つまり 2 バイトアドレス指定モードと 3 バイトアドレス指定モードをサポートしています。2 バイトアドレス指定では、下位 13 アドレスビット A[12:0] は SPI で選択し、上位3 ビット A[15:13] は SPI 内では 000b と見なされます。従って、EtherCAT スレーブアドレス空間の最初の 8K バイトのみにアクセスできます。3 バイトアドレス指定では、EtherCAT スレーブアドレス空間の全 64K バイトにアクセスできます。表 6 に、これらのモードのまとめを示します。

表 6: ET1100 のアドレスモード

2.4.2 ET1100 SPI コマンド

2 番目のアドレス / コマンドバイト ( 表 6) の CMD0 コマンドは、READ、ウェイトステートバイトを伴う READ、 WRITE、NOP、アドレス拡張のいずれかです。表 7 に、これらのコマンドのまとめを示します。

図 20: ESI の ConfigData の編集

バイト 2 バイトアドレスモード 3 バイトアドレスモード

0 A[12:5] アドレスビット [12:5] A[12:5] アドレスビット [12:5]

1A[4:0]CMD0[2:0]

アドレスビット [4:0]読み書きコマンド

A[4:0]CMD0[2:0]

アドレスビット [4:0]読み書きコマンド

2 D0[7:0] データバイト 0A[15:13]CMD1[2:0]res[1:0]

アドレスビット [15:13]読み書きコマンド予約済みビット (00b に設定 )

3 D1[7:0] データバイト 1 D0[7:0] データバイト 0

4 D2[7:0] データバイト 2 D1[7:0] データバイト 1

表 7: ET1100 SPI コマンド

CMD[2] CMD[1] CMD[0] コマンド

0 0 0 NOP( 動作なし )

0 0 1 予約済み

0 1 0 READ

0 1 1 ウェイトステートバイトを伴う READ

1 0 0 WRITE


AN1907

2.4.3 LAN9252 SPISPI モードでは、8 ビット命令は SCS# がアクティブになった後の入力クロックの最初の立ち上がりエッジで開始します。命令は常に SI/SIO0 上でシリアルに入力します。

読み書き命令では、命令バイトの後に 2 アドレスバイトが続きます。命令によっては、シリアルとクロック当たり2/4 ビットのどちらかでアドレスバイトを入力します。全レジスタは DWORD としてアクセスできますが、これらのアドレスフィールドはバイトアドレスと見なされます。14 アドレスビットでアドレスを指定します。アドレスフィールドのビット 15 および 14 で、連続アクセスにおけるアドレス指定が自動デクリメント (10b) なのか自動インクリメント (01b) なのかを指定します。

表 8 に、利用できる LAN9252 SPI コマンドを示します。

表 8: LAN9252 SPI コマンド

1 0 1 予約済み

1 1 0 アドレス拡張 (3 アドレス / コマンドバイト )

1 1 1 予約済み

命令説明ビット幅

INSTコード

アドレスバイト

ダミーバイト

データバイト

コンフィグレーション

EQIO SQI を有効にする 1-0-0 38h 0 0 0RSTQIO SQI をリセットする 1-0-0 FFh 0 0 0

読み出し

READ 読み出し 1-1-1 03h 2 0 4 以上

FASTRE 高速読み出し 1-1-1 0Bh 2 1 4 以上

SDOR SPI デュアル出力読み出し 1-1-2 3Bh 2 1 4 以上

SDIOR SPI デュアル入出力読み出し 1-2-2 BBh 2 2 4 以上

SQOR SPI クワッド出力読み出し 1-1-4 6Bh 2 1 4 以上

SQIOR SPI クワッド入出力読み出し 1-4-4 EBh 2 4 4 以上

書き込み

WRITE 書き込み 1-1-1 02h 2 0 4 以上

SDDW SPI デュアルデータ書き込み 1-1-2 32h 2 0 4 以上

SDADW SPI デュアルアドレス / データ

書き込み1-2-2 B2h 2 0 4 以上

SQDW SPI クワッドデータ書き込み 1-1-4 62h 2 0 4 以上

SQADW SPI クワッドアドレス / データ

書き込み1-4-4 E2h 2 0 4 以上

表 7: ET1100 SPI コマンド ( 続き )

CMD[2] CMD[1] CMD[0] コマンド


AN1907

補遺 A: アプリケーションノートの改訂履歴

表 A-1: 改訂履歴

リビジョンレベル / 日付セクション / 図 / 項目改訂内容

DS00001907B 動作モードとプロセスデータインターフェイス (PDI)の選択と設定

セクションを削除し、セクション 1.4、「プロセスデータインターフェイス(PDI)」に置き換えました。

表 1、「主な ESC 機能の比較」表を変更しました。

図3、「LAN9252 ESCのブロック図」

図を変更しました。

スレーブコンフィグレーションヘッダ (ecat_def.h)、割り込みの設定、ESI ファイル

新しいセクションを追加しました。

DS00001907A 本書は初版です。


Microchip 社製デバイスのコード保護機能に関して以下の点にご注意ください。

• Microchip 社製品は、該当する Microchip 社データシートに記載の仕様を満たしています。

• Microchip 社では、通常の条件ならびに仕様に従って使用した場合、Microchip 社製品のセキュリティレベルは、現在市場に

流通している同種製品の中でも最も高度であると考えています。

• しかし、コード保護機能を解除するための不正かつ違法な方法が存在する事もまた事実です。弊社の理解では、こうした手法

は Microchip 社データシートにある動作仕様書以外の方法で Microchip 社製品を使用する事になります。このような行為は知

的所有権の侵害に該当する可能性が非常に高いと言えます。

• Microchip 社は、コードの保全性に懸念を抱いているお客様と連携し、対応策に取り組んでいきます。

• Microchip 社を含む全ての半導体メーカーで、自社のコードのセキュリティを完全に保証できる企業はありません。コード保

護機能とは、Microchip 社が製品を「解読不能」として保証するものではありません。

コード保護機能は常に進歩しています。Microchip 社では、常に製品のコード保護機能の改善に取り組んでいます。Microchip 社の

コード保護機能の侵害は、デジタルミレニアム著作権法に違反します。そのような行為によってソフトウェアまたはその他の著作

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07/14/15

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