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數位 IC 設計能力鑑定學科筆試題

數位 IC 設計能力鑑定學科

筆試題庫及參考解答

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學科筆試題庫

選擇題-共 50 題

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一、選擇題：請在左列填入正確的選項。

(2) 1. 四位元的非同步計數器(asynchronous counter)總共有多少種不同的狀態?

(1) 32

(2) 16

(3) 8

(4) 4

(4) 2. 對於一高態動作 SR latch(active-high input SR latch)，以下何者為不合法操作狀態?

(1)當 R 端輸入 1 且 S 端輸入 0 的時候




(1) 3.一個脈波的頻率為 200 MHz，請問它的脈波週期(pulse period)是多少?

(1) 5 ns

(2) 20 ns

(3) 50 ns

(4) 5 μs

(3) 4.扇出(Fan-out)是用來設定__________.

(1)電流

(2)電壓

(3)單位負載

(4)瓦數

(3) 5.以下那一組數值為 10100011 取 1’補數(1’s complement)後的結果？

(1) 10100100

(2) 01011101

(3) 01011100

(4) 01011011

(4) 6. 當使用正緣觸發正反器時(positive edge-triggered flip-flops)，

在正緣時脈轉換(positive transition of the clock)之後需要有一個最小的時間不能改變輸入

的值，這段時間稱作_______。

(1) access time

(2) setup time

(3) propagation time

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(4) hold time

(3) 7.下圖波形是一個_________.

(1) 兩輸入的及閘(AND gate)

(2) 兩輸入的或閘(OR gate)

(3) 兩輸入的互斥反或閘( Exclusive-NOR gate)

(4) 兩輸入的反及閘(NAND gate)

(1) 8.下列 8 位元有正負號數 1’補數(signed-1’s complement)中哪一個代表十進制中的-5?

(1) 11111010

(2) 00000101

(3) 10000101

(4) 11111011

(4) 9. 下面那一組表示法所代表的數值和其他組不同？( )X 中的 X 表示基底為 X 進制。

(1) (3764)10

(2) (111010110100)2

(3) (7264)8

(4) (EC4)16

(1) 10.下面真值表是哪一種邏輯閘具有的特性？

A B F(A, B)

0 0 0

0 1 0

1 0 0

1 1 1

(1) 及閘( AND)

(2) 或閘(OR)

(3) 互斥或閘(XOR)

(4) 反及閘(NAND)

Y

I0

I1

Input

Output

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(1) 11. 下圖中的 CMOS 電路的功能為何?

ba

a

b

z

(1)反及閘(NAND)

(2)反或閘( NOR)

(3)及閘(AND)

(4)或閘(OR)

(4) 12. 假如任何布林函數均可以用同一組邏輯運算集合的元素來表示，則該組邏輯運算集合稱為

功能完備(functionally complete)。下面那一個邏輯運算集合不滿足功能完備(functionally

complete)？

(1) {OR, AND, NOT}

(2) {NAND}

(3) {NOR}

(4) {AND, OR}

(4) 13.下面電路圖中，控制訊號 EaEbEcEd=(0010)，則 Z=?

A B C DEa Eb EdEc

z

(1) A'

(2) B

(3) C

(4) D'

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(4) 14. 假設正緣觸發(positive-edge-triggered) D flip-flop 的 setup time 為 5ns，hold time 為 10ns。

下圖中那一個輸入訊號不會產生 timing violation?

CLK

B

A

C

0 5 10 15 20 25 30 t (ns)4035

D

(1) Input signal A.

(2) Input signal B.

(3) Input signal C.

(4) Input signal D.

(3) 15. 在下面的狀態圖(state graph)中，A 跟 B 為布林變數，則下列敘述何者為非?,

S0

S2S1

S3

0/0 1/0

0/0

1/0

A/0

B/0

0/0

1/1

(1) 此電路的 FSM 類型為 Mealy machine.

(2) 圖中記號 1/0 表示當輸入訊號為 1 時，該狀態機的輸出訊號為 0.

(3) A+B=0.

(4) A B=0.

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(2) 16. 下圖中輸出訊號 ABCD 的最長週期為幾個 clock cycle? 也就是說，經過幾周期後輸出會出

現重複的波形？(週期與 D-FF 的初始值有關)

D-FF

D Q

Q’

D-FF

D Q

Q’

D-FF

D Q

Q’

D-FF

D Q

Q’

A B C D

CLK

(1) 4

(2) 8

(3) 12

(4) 16

(3) 17. 請問下列程式碼中， out 的值為下列哪個選項?

reg [3:0] out;

reg [3:0] A = 4'b1011;

reg [3:0] B = 4'b0110;

initial

begin

#5 out <= &A ;

#10 out <= A && B;

#15 out <= A & B;

end

(1) 於 simulation time 5, out = 4'b0010




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(3) 18. 請問以下程式碼中，當 simulation time 為 14 時間單位時， e 及 out 的值為下列哪個選項?

reg a, b, c;

wire out;

wire e;

and #(5) a1(e, a, b);

or #(4) o1(out, e, c);

initial

begin

a = 1'b0; b = 1'b0; c = 1'b0;

#10 a = 1'b1; b = 1'b1; c = 1'b1;

#10 a = 1'b1; b = 1'b0; c = 1'b0;

#20 $finish;

End

(1) e = 1'b1, out = 1'b0

(2) e = 1'b0, out = 1'b0

(3) e = 1'b0, out = 1'b1

(4) e = 1'b1, out = 1'b1

(3) 19. 請問以下程式碼中， reg_b 的值為下列哪個選項?

reg x, y, z;

reg [15:0] reg_a, reg_b;

initial

begin

x=0; y=1; z=1;

reg_a=16'b0; reg_b =reg_a;

#15 reg_a[2]=1'b1;

#10 reg_b[15:13]={x,y,z};

end

(1) 於 simulation time 0, reg_b =16'h0004

(2) 於 simulation time 10, reg_b=16'h6000



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(3) 20. 請問以下程式碼中， y 的值為下列哪個選項?

reg [1:0] ALU_control = 2'b11;

reg [1:0] x, y, z;

case( ALU_control )

2'd0: y = x + z;

2'd1: y = x - z;

2'd2: y = x * z;

2'd3: y = x & z;

default: $display("Invalid ALU control signal");

endcase

(1) x + z

(2) x - z

(3) x & z

(4) 結果顯示"Invalid ALU control signal"

(4) 21. 以下程式碼可改寫成下列哪個 assign 敘述?

case( { s1 , s0 } )

2'b00: out <= i0;

2'b01: out <= i1;

2'b10: out <= i2;

2'b11: out <= i3;

endcase

(1) assign out= ( s0 ) ? (( s1 ) ? i2 : i1) : (( s1 ) ? i3 : i0 );




(3) 22. 以下何者為不可合成(non- synthesizable)的運算子(operator)?

(1) <<

(2) >>>

(3) !==

(4) ^~

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(1) 23. 請問以下程式碼中， Q 的值為下列哪個選項?

reg [7:0] R = 8'b1011_0110;

reg clk = 0;

reg [7:0] Q;

reg L = 1;

reg E = 1;

always @( posedge clk )

begin

if( L )

Q <= R;

else if( E )

Q <= Q-1;

end

initial forever #5 clk = ~clk;

initial

begin

#10 L = 0;

end

(1) 於 simulation time 15, Q = 8'hB5

(2) 於 simulation time 15, Q = 8'h01

(3) 於 simulation time 15, Q = 8'hFF

(4) 於 simulation time 15, Q = 8'h00

(1) 24. 請指出下列那項 Verilog 數值表示語法是錯的?

(1) 8'd3F

(2) 8'h01

(3) 4' b0110

(4) 4'o17

(1) 25. 在 Verilog HDL 中「assign a =b? 1 : 0 ; 」這行敘述表示下列那一個電路功能?

(1) 多工器(Multiplexer)

(2) 移位器(Shifter)

(3) 比較器(Comparater)

(4) 加法器(Adder)

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(3) 26. Verilog 定義 4 種基本數值(value)以表示真實硬體訊號的準位，下面關於這 4 種基本數值的

敘述那一項是錯誤的?

(1) 0, Logic zero

(2) 1, True condition

(3) x, High impedance

(4) z, Floating state

(1) 27. 對於 fun1 模組，下面那一項敘述有正確的連接其 IO port?

module fun1(clk,reset,in,out);

…

endmodule

(1) fun1 u1(.in(In), .out(Out), .clk(Clk), .reset(Reset));

(2) fun1 (.clk(Clk), .reset(Reset), .in(In), .out(Out));

(3) fun1 u0(In, out, Clk, Reset);

(4) fun1 (Clk, Reset, In, Out);

(2) 28. 下面那一項 system task 無法在模擬中顯示資料數值?

(1) $fopen

(2) $finish

(3) $monitor

(4) $display

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(2) 29. 下面的 Verilog HDL code 所對應的波形圖為何?

always @(posedge clk or posedge reset)

if (reset) counter=0;

else counter=counter+1;

always @(counter)

Out=counter[0]&counter[1];

0 1 2 3

clk

count 4

Out

0 1 2 3

clk

count 4

Out

0 1 2 3

clk

count 4

0 1 2 3

clk

count 4

Out

Out

(1)

(3)

(2)

(4)

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(2) 30. 有關模組 fun1、fun2、fun3 的輸出訊號 Do1 及 Do2 的敘述，何者為真?

(1) fun1 和 fun2 的輸出相同.



(4) fun1、fun2、及 fun3 的輸出全部不相同.

module fun1(input

clk,reset, Din, output reg

Do1,Do2);

reg sig;

always @(posedge clk)

begin

If (reset) begin

Sig<=0; Do1<=0;

Do2<=0;

end

else begin

sig<=Din; Do1<=sig;

Do2<= (~sig)&Do1;

end

end

endmodule

module fun2(input


Do1,Do2);

reg sig;


begin

If (reset) begin

Sig<=0; Do1<=0;

end

else begin

sig<=Din; Do1<=sig;

end

end

always @(*)

Do2<= (~sig)&Do1;

endmodule

module fun3(input


Do1, output Do2);

reg sig;


begin

If (reset) begin

Sig<=0; Do1<=0;

Do2<=0;

end

else begin

sig<=Din; Do1<=sig;

end

end

assign Do2= (~sig)&Do1;

endmodule

(3) 31. 下面所描述之 Verilog 語法，在合成後將會產生什麼樣的電路?

input en,D;

reg Q;

always @(en or D)

if (en) Q = D;

(1) AND 閘

(2) 多工器(multiplexer)

(3) latch

(4) 正反器(flip-flop)

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0.2 0.3 0.4 0.5

0 3 5 7 10

0.1 4 7 11 15

Total Output Load (fF)

Inp

ut

Transitio

n (n

s)

Cell Delay (ps)

(2) 32. 下面所描述之 Verilog 語法，合成後會合出哪一種電路呢?

input in;

output outa, outb, outc;

always @(posedge clk) begin

outa = in;

outb = outa;

outc = outb;

end

(1)

(2)

(3)

(4) 以上皆非

(3) 33. 右圖為標準元件庫(cell library)在.LIB 檔案裡所定義之某一個 cell 的延遲時間表(Delay

Table)。假設輸入轉態(input transition) 時間為 50ps，輸出負載(output loading)為 0.35fF，那麼該 Cell 的延遲時間(delay time)應該為多少才正確?

(1) 6.0 ps

(2) 7.0 ps

(3) 7.5 ps

(4) 9.0 ps

outc

clk

inD Q D Q D Q

outa

outb

outc

clkD Q

in

D Q

D Q

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(3) 34. 下面哪一個是”不能”合成的 Verilog 語法?

(1) always block

(2) for loop

(3) initial block

(4) task 敘述句

(3) 35. 下面哪一個項目沒有被定義在 wire load model 裡?

(1) 斜率(slope)

(2) 電阻(resistance)

(3) 延遲時間單位(unit delay)

(4) 面積(area)

(3) 36. 下列哪一個”不是”執行 technology mapping 三個階段之ㄧ?

(1) Decomposition

(2) Covering

(3) Logic minimization

(4) Pattern matching

(1) 37. 下列哪一種技術不能夠提高模擬的速度？

(1) Assertion-based simulation

(2) Cycle-based simulation

(3) Transaction-based simulation

(4) Hardware-assisted simulation

(2) 38. 在功能驗證之下，下列哪一個是使用 HDL Linter 的目的?

(1) 在不同的檔案文件中的 link HDL code

(2) 在合成之前，找出難以被發現的錯誤(trivial bugs)

(3) 自動檢查模擬結果

(4) 提高 HDL code 的可測試性

(2) 39. 電路合成之後，在 gate level 模擬時，下列哪一個檔案是用來作 back annotation 的功用?

(1) .db file

(2) .sdf file

(3) .sldb file

(4) .tcl

(3) 40.下列檢查，何者不能以 HDL 模擬的方式完成?

(1) 匯流排的爭奪(Bus contention)

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(2) 設計穩定性(Design stability)

(3) 信號完整性(Signal integrity)

(4) 無窮盡的零延遲循環迴路(Infinite zero-delay loops)

(1) 41.下列敘述何者有誤？

(1)單獨測試可以幫助增進生產 IC 時的良率(yield)。

(2)測試可以減少在交貨給顧客時出現瑕疵 IC 的比率。

(3)測試通常需要”design-for-testability”的流程，並且這需要使用額外的面積。

(4)全速測試(at-speed testing)可以判斷 IC 是否可以正確的操作在設計目標應達到的速度。

(3) 42.試問下列哪一組測試樣本可以測到位於 f 處的”stuck-at-0” fault？

(1) (a, b, c, d) = (0, 1, 0, 0)

(2) (a, b, c, d) = (1, 1, 1, 1)

(3) (a, b, c, d) = (0, 1, 1, 0)

(4) (a, b, c, d) = (0, 0, 1, 1)

(2) 43.考慮一個 4-bit 線性回饋移位暫存器(Linear-Feedback Shift-Register - LFSR)如下圖所示。試問從初始狀態(y1, y2, y3, y4) = (1, 0, 0, 0)在經過 17 個時間週期後內容應該為下列何者？(提示：此 LFSR 的特徵多項式為 primitive，且其向量序列(sequence of vecotrs)產生的週期為16 個時間週期)

(1) (y1, y2, y3, y4) = (1, 0, 0, 0)

(2) (y1, y2, y3, y4) = (1, 1, 0, 0)

(3) (y1, y2, y3, y4) = (1, 1, 1, 0)

(4) (y1, y2, y3, y4) = (1, 1, 1, 1)

c

d

f (s-a-0)

z

b

a

g

D4D3D2D1

+

z y1 y2 y3 y4

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(1) 44.下圖為一組合邏輯電路，試問下列敘述中何者正確？

(1)這個電路的故障覆蓋率(fault coverage)不高。

(2)我們可以找到一組測試向量(a, b) = (1, 0)來測試圖中的 stuck-at-1 fault。

(3)我們可以找到一組測試向量(a, b) = (1, 1)來測試圖中的 stuck-at-1 fault。

(4)這個電路的可觀察性(observability)相當好，是因為電路的邏輯深度僅有 2。

(3) 45.內建自我測試(Build-in self-testing – BIST)對於現地測試(field test)和診斷相當有用，試問下

列敘述何者有誤？

(1) BIST 電路可以減少需要儲存在自動測試機台(ATE)的測試向量資料大小。

(2) BIST 電路可以使用更高的工作時脈對設計進行測試，並且可以同時測試多個單元。

(3) BIST 電路會增加晶片面積，但一定不會造成良率(yield)下降。

(4) BIST 電路若包含結果比對(response compacter)功能將有機會使用功能較簡

單且較便宜的 ATE，正因如此，可以減少生產測試的成本。

(2) 46.下列哪一個不是可以藉由減少 IC 能源消耗所獲得的好處?

(1)較高的可靠度

(2)較高的效能

(3)較長的待機時間

(4)較低的熱效應和包裝成本

(1) 47.請用下列的參數計算邏輯電路設計的最大操作速度:

(A)組合電路的最長延遲路徑是 3ns;

(B)假設 FF 的 setup time 是 1ns;

(C)假設負時鐘偏斜(Negative Clock Skew)是 1ns；

Negative Clock Skew : capture 端 FF 的 clock 比 launch 端的 FF 早到

(1) 200MHz

(2) 250MHz

(3) 300MHz

(4) 330MHz

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(3) 48. 邏輯合成器利用 Liberty Timing File(LIB)內所描述的時間參數和環境變數去計算電路中的

延遲時間。舉例來說一個緩衝器(buffer)在 library 內所描述的非線性延遲時間模型(non-linear delay

model)如下表。. 試問在 input transition time 為 0.35 ns 以及 output loading 為 0.2 fF 的延遲時間

為何?

(1) 0.32 ns

(2) 0.50 ns

(3) 0.35 ns

(4) 0.40 ns

(1) 49. 若邏輯網路被模型成下列圖示，其中每一個邏輯閘和輸入/出都有自己的(節點)名稱。在

線上所標示的數字代表從輸入到輸出的傳遞延遲時間。此外，假設 i3 是一個固定為 1’b1 的

訊號. 下列哪一個敘述是不正確的?

(1) 在靜態時序分析(STA)中，將會 report 出 critical path 為 i2 A o1.

(2) 在靜態時序分析(STA)中，將會 report 出 critical path i3 B C D o2.

(3) 在這個例子中，路徑 i3 B C D o2 是一個 false path.

(4) False path 會導致悲觀的延遲時間計算

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(3) 50. 在下列 standard delay format (SDF) file，下列哪一個敘述是不正確的?

(1) SDF 檔案是由 logic synthesizer 所產生，是為了給 gate-level 模擬使用，檔案內包含

了 interconnect delay 和 gate delay.

(2) 在 gate-level 模擬，在 Verilog 語法中可使用$sdf_annotate 來讀取 SDF 檔案

(3) 在 Line 1，A 到 C 的 maximum fall delay 定義為 0.20 以及 A 到 C 的 minimum rise

delay 定義為 0.19.

(4) 在 Line 3，在 B 若為邏輯 0 時定義 A 到 S 的 fall delay 為 0.31 以及 rise delay 為 0.24.

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數位 IC設計能力鑑定術科實作題

基礎題：Gravity center calculator

1 問題描述

請完成 Gravity center calculator(後文以 GCC 表示)的電路設計，由外部(testbench)依序

輸入 6 點之座標及重量，經 GCC 電路運算後輸出此 6 點之重心座標。

X

Y

X1X2 XcX3X4 X5X6

Y1 =Y6

Yc =Y5

Y4

Y2

Y3 W3

W6

W4

W5

W1

W2

2 設計規格

2.1 系統方塊圖

Test

BenchGCC

CLK

RESET_

Xi

Yi

Wi

8

8

4

XC

YC

8

8

READY_

圖一、系統方塊圖

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2.2 輸入輸出介面

表 1 輸入/輸出訊號

Signal name I/O Width Description

CLK I 1 本系統為同步於時脈正緣之同步設計。

RESET_ I 1 低準位非同步(active low asynchronous)之系統重置信號。

Xi I 8 輸入點的 X 座標，範圍為 0~255

Yi I 8 輸入點的 Y 座標，範圍為 0~255

Wi I 4 輸入點的重量，範圍為 1~15

READY_ O 1 通知 test bench 開始驗證目前的重心座標，為 low active

XC O 8 六個輸入點計算出重心在 X 軸的位置，範圍為 0~255

YC O 8 六個輸入點計算出重心在 Y 軸的位置，範圍為 0~255

2.3 系統描述

GCC 系統的時序要求為圖二所示，一開始 testbench 會輸入 RESET_訊號供電路初始

化，接著依續輸入各點的座標(Xi，Yi)及其重量(Wi)，GCC 電路計算出重心座標(Xc,Yc)，然

後送出 READY_訊號並輸出結果。

當輸入不足 6 點時，視為其它點重量為 0，如第一筆重心正好會是第一點位置，因為

其他五點重量皆為 0，第二點至第五點依此類推。

當輸入第 7 個點時，GCC 必需排除第 1 個點，計算出第 2~7 個點的重心座標；第 8 點

後依此類推，GCC 處理最後輸入的 6 個點的資料。

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X1 X2 X6

Y1 Y2 Y6

W1 W2 W6

Xc1 Xc2 Xc3

Yc1 Yc2 Yc3

Treset

Tcycle

CLK

RESET_

Xi

Yi

Wi

READY_

Xc

Yc

. . . .

. . . .

. . . .

. . . .

. . . .

. . . .X7

Y7

W7

. . .

. . .

. . . Xn

Yn

Wn

圖二、GCC 電路時序

表 2 系統時序需求

Symbol Description Value

Tcycle Clock (CLK) period. 10ns

Treset RESET_ plus width, active between negative edge of CLK. = Tcycle

2.4 計算方式

1. 根據下面的公式即為六點重心位置的計算結果。

6

1

6

1

6

1

6

1,),(

j

j

j

jj

j

j

j

jj

cc

W

WY

W

WX

YX

其意義為各點於 X 軸上的位置乘以各自的重量，其總和再除以總重即為重心在 X 軸上的位

置，Y 軸重心也是同樣方法計算。

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X

Y

X1X2 XcX3X4 X5X6

Y1 =Y6

Yc =Y5

Y4

Y2

Y3

W6

X

Y

X7X2 Xc X3X4 X5 X6

Y6

Y5

Y4

Y2

Y3

Add new

point

W7

Yc

Y7

W3

W2

W3

W5

W4

W6

W4

W5

W1

W2

圖三、重心計算範例圖示

2.5 設計提示

1. 請注意除法得到的商必須採四捨五入取整的方式，採用直接捨去取整將會使結果

和 Golden 產生誤差。

2. 本電路設計可使用 DesignWare 元件，設計檔 GCC.v 已含本次測驗所需之元件。

如需要其他 DW 元件請參考以下文件

/cad/synopsys/synthesis/cur/dw/doc/dwbb_overview.pdf

查詢需要的 DW 元件及元件參數。

3. 系統工作頻率為 Test bench 中所訂定之 100Mhz，請勿自行修改。

CIC版權

所有

__FOR數位

IC設計

能力

鑑定

使用


3 基礎題評分標準(總分 80 分)：

3.1 評分項目一：RTL Simulation (65 分)

無任何錯誤發生通過所有測試資料的驗證。

3.2 評分項目二：HDL Coding Style Checking by nLint (5 分)

必須使用規定的 lint rule 進行語法檢查，不可出現 error 或 warning。

驗證方式根據”數位 IC 設計能力鑑定 Lint Rule Guideline”。

3.3 評分項目三：Synthesis & Static Time Analysis (5 分)

本題給定之 SDC 不可修改(意即 Clock Period=10ns (100MHZ))，必需滿足此規格，同時

無 Setup Timing Violations。

3.4 評分項目四： Gate level simulation (5 分)

合成電路無任何錯誤發生通過所有測試資料的驗證。

註1. 實作時僅提供一個slow corner的library，synthesis僅需設定max timing library.

註2. 為確保模擬時sdf正確annotate，

使用ncverilog模擬請加上 +ncmaxdelays 參數

使用vcs或modelsim模擬請加上 +maxdelays 參數

4 基礎題設計結果繳交：

1. 繳交檔案：

請在自己的 home directory 建立一個新目錄，名稱叫做“result_base” 例如：

> mkdir ~/result_base

並將下述檔案複製到 result_base 目錄裡，繳交檔案如下：

a. RTL Code ： GCC.v

b. Gate-level Code：GCC_syn.v

******START to VERIFY GCC OPERATION ****** --------------------------------------------- All data have been generated successfully! --------------------------------------------- Simulation complete via $finish(1) at time 10260 NS + 0 ./testfixture.v:104 $finish; ncsim> exit

CIC版權

所有

__FOR數位

IC設計

能力

鑑定

使用


c. SDF File：GCC.sdf

d. QoR Report：GCC.qor

以 DC 產生 QoR report 的指令： report_qor > GCC.qor

以 RC 產生 QoR report 的指令： report qor > GCC.qor

2. 繳交設計簡要報告：

設計簡要報告附於題目後，請填寫並連同題目繳回。

CIC版權

所有

__FOR數位

IC設計

能力

鑑定

使用


進階題: 面積必須小於 11000um2 的 GCC 電路設計

1 問題描述：

與基礎題相同。

2 設計規格：

與基礎題相同。

3 進階題評分標準(總分 20 分)：

取得進階題分數先決要求條件：RTL Simulation 正確及合成結果面積小於 11000um2

3.1 評分項目一：RTL Simulation (10 分)

無任何錯誤發生通過所有測試資料的驗證。

3.2 評分項目二：HDL Coding Style Checking by nLint (3 分)

必須使用規定的 lint rule 進行語法檢查，不可出現 error 或 warning。

驗證方式根據”數位 IC 設計能力鑑定 Lint Rule Guideline”。

3.3 評分項目三：Synthesis & Static Time Analysis (4 分)

本題給定之 SDC 不可修改(意即 Clock Period=10ns (100MHZ))，必需滿足此規格，同時

無 Setup Timing Violations。

3.4 評分項目四：Gate level simulation (3 分)

合成電路無任何錯誤發生通過所有測試資料的驗證。

註1. 實作時僅提供一個slow corner的library，synthesis僅需設定max timing library.

註2. 為確保模擬時sdf正確annotate，

使用ncverilog模擬請加上 +ncmaxdelays 參數

使用vcs或modelsim模擬請加上 +maxdelays 參數

******START to VERIFY GCC OPERATION ****** --------------------------------------------- All data have been generated successfully! --------------------------------------------- Simulation complete via $finish(1) at time 10260 NS + 0 ./testfixture.v:104 $finish; ncsim> exit

CIC版權

所有

__FOR數位

IC設計

能力

鑑定

使用


4 進階題設計結果繳交：

1. 繳交檔案：

請在自己的 home directory 建立一個新目錄，名稱叫做“result_adv” 例如：

> mkdir ~/result_adv

並將下述檔案複製到 result_adv 目錄裡，繳交檔案如下：

1. RTL Code ： GCC.v

2. Gate-level Code：GCC_syn.v

3. SDF File：GCC.sdf

4. QoR Report：GCC.qor

以 DC 產生 QoR report 的指令： report_qor > GCC.qor

以 RC 產生 QoR report 的指令： report qor > GCC.qor

2. 繳交設計簡要報告：

設計簡要報告附於題目後，請填寫並連同題目繳回。

CIC版權

所有

__FOR數位

IC設計

能力

鑑定

使用


附錄

附錄 A 設計檔(For Verilog)

下表為題目所提供的設計檔。

表 3

檔名說明

GCC.v 受測者所使用的設計檔，已包含系統輸出/入埠之宣告及設計使用到

之 DesignWare 元件引用路徑。

testfixture.v Test bench 檔案，用於輸入測試資料到 GCC 系統及驗證 GCC 輸出資

料正確與否，請勿修改內容。

IN.DAT 輸入至 GCC 的測試資料及運算後需比對的 golden 資料，請勿修改內

容。

DIDCA_r1.rs Lint rule 設定檔。

.synopsys_dc.setup 使用 Design Compiler 合成之初始化設定檔。

DC_syn.tcl Design Compiler 合成之參考 script。

RC_syn.tcl RTL Compiler 合成之參考 script。

GCC.sdc Design constraint，請勿修改內容。

請使用 GCC.v 進行 GCC 電路之設計。其模組名稱、輸出/入埠宣告如下所示：

module GCC(READY_, Xc, Yc, Xi, Yi, Wi, RESET_, CLK);

input CLK, RESET_;

input [7:0] Xi, Yi;

input [3:0] Wi;

output READY_;

output [7:0] Xc, Yc;

endmodule

CIC版權

所有

__FOR數位

IC設計

能力

鑑定

使用


設計簡要報告

登入帳號(login-ID)

使用軟體模擬 simulator (ncverilog/vcs/vsim)

合成 synthesis (dc / rc)

基礎題進階題

RTL Simulation RTL 檔案名稱

(RTL HDL code name)

Simulation 通過所有測試資料?

(Yes or No)

Lint 是否有任何 Error 或 warning?

(Yes or No)

Synthesis STA worst path slack (ns)

Cell area

Gate-level simulation Gate-level 檔案名稱

(Gate-level netlist file name)

SDF 檔案名稱

Simulation 通過所有測試資料?

(Yes or No)

CIC版權

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鑑定

使用

數位 IC 設計能力鑑定學科筆試題庫及參考解答 · 數位IC...

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